快闪记忆体之部分区块抹除架构

摘要

一种藉由选择地抹除记忆体区域的次区块，以增加快闪记忆体装置的寿命之方法与系统。快闪记忆体装置的每一实体记忆体区块系可分割成至少两逻辑次区块，其中各个该至少两逻辑次区块为可抹除的。因此，只有当一逻辑次区块中之未修改资料避开不必要的规划/抹除循环的同时，另一逻辑次区块的资料才会被抹除与再规划。将抹除之逻辑次区块系可以对在该区块内之大小与位置上作动态架构。一平均磨损演算法系被用以将资料分布在该记忆体阵列之整个实体及逻辑次区块中，以在规划及资料修改操作时，最大化实体区块的寿命。

主权项

一种快闪记忆体装置，包含：一记忆体阵列，具有至少一区块的NAND快闪记忆体格串安排呈行，其中各个该等NAND快闪记忆体格串包含快闪记忆体格，该至少一区块具有可以由第一字元线至最后字元线的预定方向规划的多数页，及该至少一区块同时也具有可以为开始位址所动态架构的一序向组第一字元线；及列电路，用以当基材被偏压至用以同时抹除连接至该序向组第一字元线的该等快闪记忆体格的抹除电压时，驱动该序向组第一字元线至第一电压，列解码器驱动复数条第二字元线至第二电压，用以禁止耦接至该等第二字元线的该等快闪记忆体格的抹除，该等第二字元线包含第一未选择字元线直至最后未选择字元线，及该等第一字元线包含为邻接该最后未选择字元线的该开始位址所定址的第一选择字元线直到最后选择字元线。