| 摘要 |
1. Цифровой фазовый детектор, содержащий первый и второй D-триггеры, тактовые входы которых являются соответственно первым и вторым информационными входами детектора, и логический элемент ИЛИ, выход которого соединен с объединенными входами обнуления первого и второго D-триггеров, отличающийся тем, что в него введены дополнительно третий и четвертый D-триггеры и логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом детектора, первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с прямыми выходами первого и второго D-триггеров соответственно, D-входы первого и второго D-триггеров соединены с их инверсными выходами, первый вход элемента ИЛИ соединен выходом третьего D-триггера, а второй вход соединен с выходом четвертого D-триггера, установочные входы третьего и четвертого D-триггеров объединены и составляют вход обнуления детектора, инверсные тактовые входы третьего и четвертого D-триггеров объединены с тактовыми входами соответственно первого и второго D-триггеров, D-входы третьего и четвертого D-триггеров являются входами фиксированного уровня логического нуля.2. Цифровой фазовый детектор, содержащий первый и второй D-триггеры, тактовые входы которых являются соответственно первым и вторым информационными входами детектора, и логический элемент ИЛИ, выход которого соединен с объединенными входами обнуления первого и второго D-триггеров, отличающийся тем, что в него введены дополнительно третий, четвертый, пятый D-триггеры и логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является выходом детектора, первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с прямыми выходами первого и в |
