发明名称 一种基于FPGA实现光纤高速实时通信的装置
摘要 本发明公开了一种基于FPGA实现光纤高速实时通信的装置,包括应用层、传输层和物理层,传输层包括由发送端和接收端构成的FPGA内核控制模块,发送端包括接收并缓存应用层数据的第一存储模块、根据应用层同步周期完成数据成帧发送的发送端控制器和对数据编码并发送至物理层的编码模块;接收端包括从物理层接收数据并解码的解码模块、完成数据解帧接收并将从物理层接收的10位串行数据流中恢复出的时钟作为接收端工作时钟,通过同步字符中间对齐方式调整其相位以保证发送端和接收端数据同步实时传输的接收端控制器和用于接收并缓存数据并将其发送至应用层的第二存储模块。实施本发明能满足光纤高速通信系统对高速实时数据传输的需求。
申请公布号 CN103825696A 申请公布日期 2014.05.28
申请号 CN201410086954.9 申请日期 2014.03.11
申请人 华中科技大学 发明人 涂骁;周云飞;霍立刚;周柔刚
分类号 H04L7/00(2006.01)I;H04B10/25(2013.01)I 主分类号 H04L7/00(2006.01)I
代理机构 华中科技大学专利中心 42201 代理人 廖盈春
主权项 一种基于FPGA实现光纤高速实时通信的装置,所述装置包括应用层、传输层和物理层,其特征在于,传输层包括由发送端和接收端构成的FPGA内核控制模块,所述发送端包括用于接收并缓存应用层数据的第一存储模块;与第一存储模块相连的发送端控制器,用于根据应用层的同步周期完成数据的成帧发送和物理层的发送逻辑控制;与发送端控制器相连的8B10B编码模块,用于对成帧数据按照8B10B编码机制进行编码并发送至物理层;接收端包括8B10B解码模块,用于从物理层接收所述编码后的数据并按照8B10B解码机制进行解码;与8B10B解码模块相连的接收端控制器,用于完成解码数据的解帧接收,将从物理层接收的10位串行数据流中恢复出的时钟作为接受端工作时钟并通过同步字符中间对齐方式来调整接收端工作时钟的相位,以保证发送端和接收端数据传输的同步性;与接收端控制器相连的第二存储模块,用于接收并缓存所述解帧后的数据,并通过应用层数据访问接口将数据发送至应用层。
地址 430074 湖北省武汉市洪山区珞喻路1037号