基于FPGA实现的输入输出按序排列的高速数据抽取方法

摘要

本发明提供一种基于FPGA实现的输入输出按序排列的高速数据抽取方法，在FPGA中对GHz及以上高速原始采样数据进行一定抽取比的直接抽取，该方法要求输入数据为一组按序排列的高速A/D采集数据字段，输出则将实现与输入顺序相同的宽度相同的速率降低为抽取比倍的输出抽取数据组。主要应用于高速采样系统对高速A/D原始采样数据的抽取情况，由于输入输出数据排序方式一样，并不打乱高速A/D采样数据进行SRAM存储的顺序，所以给SRAM数据存取和后续数字信号处理分析带来方便，只是通过一定抽取比进行数据抽值，使得数据速率下降为原速率的抽取比分之一。采用上述方案，成功解决了高速A/D转换器多路输出时数据直接抽取的任意抽取比抽取活动，抽取方式灵活。

主权项

一种基于FPGA实现的输入输出按序排列的高速数据抽取方法，其特征在于，包括以下步骤：步骤1：输入12组数据；判断抽取比是否小于12，是则进入步骤6，否则进入步骤2；步骤2：判断计数值是否达到抽值条件，是则进入步骤3，否则计数增加12后返回步骤1；步骤3：定位抽取步骤1中12组数据中的一个值作为抽取值，进入步骤4，再余数计入下次循环并返回步骤1；步骤4：将抽取值按序赋予输出数；进入步骤5；步骤5：判断是否满足12组数据输出条件，是则输出抽取的12组数据的数值，并输出计数清零后，返回步骤4；否则输出计数加1后返回步骤4；步骤6：依据抽取比进行分类处理，当抽取比为2时进入步骤7；当抽取比为3时进入步骤8；当抽取比为4时进入步骤9；当抽取比为5时进入步骤10；当抽取比为6时进入步骤11；当抽取比为7时进入步骤12；当抽取比为8时进入步骤13；当抽取比为9时进入步骤14；当抽取比为10时进入步骤15；当抽取比为11时进入步骤16;步骤7：抽取比为2时抽值处理，并返回步骤1;步骤8：抽取比为3时抽值处理，并返回步骤1；步骤9：抽取比为4时抽值处理，并返回步骤1；步骤10：抽取比为5时抽值处理，并返回步骤1；步骤11：抽取比为6时抽值处理，并返回步骤1；步骤12：抽取比为7时抽值处理，并返回步骤1；步骤13：抽取比为8时抽值处理，并返回步骤1；步骤14：抽取比为9时抽值处理，并返回步骤1；步骤15：抽取比为10时抽值处理，并返回步骤1；步骤16：抽取比为11时抽值处理，并返回步骤1；