| 主权项 |
1.一种半导体积体电路装置,主要在半导体基板上成为矩阵状的排列将由1个闸极与2个扩散层(吸极领域及源极领域)所构成之MOS型场效电晶体,与在储存结与阳极电极之间设置介电质膜而构成之电荷储存用电容器组合而成之许多个记记忆体晶胞,将对于各记忆体晶胞之配线中之字线从一定之外部电路配设于表面稳定化绝缘膜层上,在位元线层上配设位元线,将其他配线(例如阳极电极配线等)及各记忆体晶胞之内部配线(例如上述电晶体与上述电容器间之配线等)分配于许多金属配线层内,其特征为:上述电容器系形成于上述许多金属配线层之最上层,而上述储存结经由针对扩散层之接触用针型接点,及设在位元线层及配线层之垫片及针型接点连接于扩散层。2.如申请专利范围第1项之半导体积体电路装置,其中上述电容器连接于设在上述最上层下之至少一层金属配线层上之介电质膜,及由储存结及阳极电极所构成之补助电容器。3.如申请专利范围第1项之半导体积体电路装置,其中上述电容器之阳极电极挟持储存结。4.如申请专利范围第1项之半导体积体电路装置,其中上述电容器之储存结挟持阳极电极。5.如申请专利范围第1项之半导体积体电路装置,其中上述电容器之阳极电极披覆在记忆体晶胞之几乎全面上。6.如申请专利范围第1项之半导体积体电路装置,其中上述电容器之阳极电极披覆在半导体积体电路装置之几乎全面。7.如申请专利范围第2项之半导体积体电路装置,其中上述电容器或上述补助电容器中之至少任一方中,其介电质膜由储存结及阳极电极之与装置平面大致上成为垂直之侧面挟持。8.如申请专利范围第1,2,3,4,5,6或7项中任一项之半导体积体电路装置,其中由记忆体阵列,解码器及I/O所构成之DRAM,与将资料及位址供给于DRAM之逻辑电路混合存在,而DRAM与逻辑电路共有金属配线层。9.如申请专利范围第8项之半导体积体电路装置,其中上述电容器或上述补助电容器中之至少一方之阳极电极之厚度方向构造与形成该阳极电极之金属配线层之逻辑电路之配线之厚度方向之构造成为一致。10.如申请专利范围第1,2,3,4,5,6或7项中任一项之半导体积体电路装置,其中上述储存结及连接于该储存结之针型接点系由至少含有钨之材料所构成。11.如申请专利范围第1,2,3,4,5,6或7项中任一项之半导体积体电路装置,其中上述阳极电极系由至少含有钛之材料所构成。12.如申请专利范围第8项之半导体积体电路装置,其中在构成记忆体晶胞之上述MOS电晶体之扩散层及构成逻辑电路之MOS电晶体之扩散层上,形成由至少含有钨之材料所构成之金属膜。13.如申请专利范围第8项之半导体积体电路装置,其中形成于最上层金属配线层之最后保护膜之高度在DRAM部位与逻辑电路部位成为相同。14.一种申请专利范围第8项所述之半导体积体电路装置之制造方法,其特征为包括:使用同一掩罩同时形成DRAM之配线及逻辑电路之配线之过程。15.一种申请专利范围第8项所述之半导体积体电路装置之制造方法,其特征为包括:使用同一掩罩同时形成设在最上层之DRAM之上述阳极电极及逻辑电路之阳极电极之过程。16.一种申请专利范围第7项所述之半导体积体电路装置之制造方法,其特征为:使用将上述阳极电极之至少一部分削除至储存结露出为止之过程形成。17.如申请专利范围第16项之半导体积体电路装置之制造方法,其中削除上述上面之过程系采用研磨法。18.如申请专利范围第5或6项之半导体积体电路装置,其中以最上层之上述阳极电极做为辐射线保护膜。19.一种申请专利范围第1.2.3.4.5.6或7项中任一项之半导体积体电路装置之制造方法,其特征为包含有:藉由金属膜成膜及绝缘体膜成膜于多数金属配线层之最上层形成电容器的电容器形成工程;及于MOS型场效电晶体之扩散层形成以后藉由金属膜成膜形成用以将电容器之储存结连接于上述电晶体之扩散层之接触针型接点、垫片及针型接点的连接部形成工程;该连接部形成工程系在不超过500℃之温度下进行。20.如申请专利范围第19项之半导体积体电路装置之制造方法,其中上述连接部形成工程,系位元线形成以后之垫片及针型接点之形成工程在不超过500℃之温度下进行。21.一种申请专利范围第1.2.3.4.5.6或7项中任一项之半导体积体电路装置之制造方法,其特征为包含有:藉由金属膜成膜及绝缘体膜成膜于多数金属配线层之最上层形成电容器的电容器形成工程;及于位元线形成以后藉由金属膜成膜形成用以将电容器之储存结连接于MOS型场效电晶体之扩散层之垫片及针型接点的连接部形成工程;该连接部形成工程系在不超过包含位元线之配线材料之软化温度下进行者。图示简单说明:第一图为用来说明本发明之半导体积体电路装置及该装置之制造方法之第1实施例之断面构造图;第二图为用来说明第1图所示装置之平面分解构造之平面图;第三图为用来说明本发明之第2实施例之断面构造图;第四图为表示电容器之阳极电极之披覆率与线所造成之不良发生率之关系之曲线图;第五图为用来说明本发明之第3实施例之断面构造图;第六图为用来说明第3实施例之补助电容器之制造过程之过程图;第七图为用来说明本发明第4实施例之断面构造图;第八图为用来说明本发明第5实施例之断面构造图;第九图为用来说明本发明之第6实施例之断面构造图;第十图为用来说明本发明第6实施例之补助电容器之制造过程之过程图;第十一图为用来说明本发明之第7实施例之断面构造图;第十二图为用来说明本发明之第7实施例之断面构造图;第十三图为用来说明本发明之第8实施例之方块图;第十四图为用来说明本发明之第8实施例之配置图;第十五图为用来说明本发明之第8实施例之断面构造图;第十六图为用来说明本发明之第9实施例之断面构造图;第十七图为用来说明本发明之第10实施例之断面构造图;第十八图为用来说明本发明之第11实施例之断面构造图;第十九图为用来说明本发明之第12实施例之断面构造图;第二十图为用来说明本发明之第13实施例之断面构造图;第二一图为用来说明本发明之第13实施例之断面构造图;第二二图为用来说明本发明之第14实施例之断面构造图;第二三图为用来说明本发明之第15实施例之断面构造图;第二四图为用来说明习用之半导体积体电路装置及该装置之制造方法实施例之断面构造图;第二五图为用来说明习用之半导体积体电路装置及该装置之制造方法实施例之断面构造图;第二六图为用来说明习用之半导体积体电路装置及该装置之制造方法实施例之断面构造图。 |
