| 发明名称 | 硬件中具有分支计数表的指令优化处理器 | ||
| 摘要 | 一种包括微处理器核心和转译器的处理系统。微处理器核心内布置：硬件解码器，配置为选择性地解码指令用于在微处理器核心中执行；以及逻辑结构，配置为跟踪硬件解码器的使用。转译器可操作地耦连到逻辑结构并配置为基于由逻辑结构所确定的硬件解码器的使用，来选择性地转译指令用于在微处理器核心中执行。 | ||
| 申请公布号 | CN103425458A | 申请公布日期 | 2013.12.04 |
| 申请号 | CN201310187482.1 | 申请日期 | 2013.05.20 |
| 申请人 | 辉达公司 | 发明人 | 鲁珀特·布劳赫;马杜·斯沃尔那;罗斯·泽格尔肯;戴维·邓恩;本·赫兹伯格 |
| 分类号 | G06F9/30(2006.01)I | 主分类号 | G06F9/30(2006.01)I |
| 代理机构 | 北京市磐华律师事务所 11336 | 代理人 | 徐丁峰;魏宁 |
| 主权项 | 一种处理系统，包括：微处理器核心；硬件解码器，布置在所述微处理器核心内并配置为选择性地解码指令用于在所述微处理器核心中执行；逻辑结构，布置在所述微处理器核心内并配置为跟踪所述硬件解码器的使用；以及转译器，可操作地耦连到所述逻辑结构并配置为基于由所述逻辑结构所确定的所述硬件解码器的所述使用，来选择性地转译所述指令用于在所述微处理器核心中执行。 | ||
| 地址 | 美国加利福尼亚州 | ||