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发明名称
对齐之逻辑元件格与互连线绕线架构
摘要
揭露一种用于定义半导体积体电路对齐之逻辑元件格以及互连线布局的方法(150),其中的积体电路具有逻辑元件(12)。互连线布局根据互连线布局之起始绕线间距(24)及逻辑元件之电晶体间距(14)的最高共同分母来调整。元件格对齐已调整绕线间距(124),以提供有效率的绕线密度以及电晶体性能、将过量的电晶体面积以及绕线浪费减到最小,而将元件封装密度最大化。
申请公布号
TWI413213
申请公布日期
2013.10.21
申请号
TW095105355
申请日期
2006.02.17
申请人
辉达科技英国有限公司 英国
发明人
雪诺 维斯 摩顿
分类号
H01L21/768
主分类号
H01L21/768
代理机构
代理人
阎启泰 台北市中山区长安东路2段112号9楼;林景郁 台北市中山区长安东路2段112号9楼
主权项
地址
英国
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