发明名称 大数模乘器电路
摘要 本发明公开了一种大数模乘器电路,包括:一个二输入与门,一个数据左移1位模块,三个二选一选择器MUX1,MUX2,MUX3;一个N+2位大数加法器;选择与控制模块,包括一个N+2位比较器,用于控制所述三个二选一选择器,以及整个运算过程的数据流向和运算过程,保证整个电路正常工作;在所述选择与控制模块的控制和协调,使得整个电路在满足模乘功能的前提下,实现N+2位比较器和N+2位加法器的复用。本发明能节省大量芯片面积,降低功耗,而且实现过程简单,可用于设计ECC,RSA等加密处理器,适用于在FPGA及ASIC中实现。
申请公布号 CN102117195B 申请公布日期 2013.05.01
申请号 CN200910202052.6 申请日期 2009.12.30
申请人 上海华虹集成电路有限责任公司 发明人 左耀华
分类号 G06F7/72(2006.01)I 主分类号 G06F7/72(2006.01)I
代理机构 上海浦一知识产权代理有限公司 31211 代理人 戴广志
主权项 一种大数模乘器电路,其特征在于,包括:一个二输入与门,其两个输入端分别输入N位数据A[N‑1:0]和B的第i位数据B[i],输出端连接到第三个二选一选择器MUX3的输入端;将B的第i位数据B[i]与A[N‑1:0]中的每一位数据做与运算;数据左移1位模块,其输入端连接到N+2位加法器的输出端Dout_c,其输出端连接到第一个二选一选择器MUX1的输入端;将N+2位加法器的输出结果C左移一位输出到MUX1;第一个二选一选择器MUX1,两个输入端分别连接到N+2位加法器的输出端Dout_c以及数据左移1位模块的输出端,其输出端连接到第二个二选一选择器MUX2的输入端;在选择与控制模块的控制下,选择N+2位加法器的输出C或者数据左移1位模块的输出2C输出到第二个二选一选择器MUX2;第二个二选一选择器MUX2,其一个输入端连接到第一个二选一选择器MUX1的输出端,另一个输入端输入常数0,其输出端连接到N+2位加法器的输入端Din_a;在选择与控制模块的控制下,选择第一个二选一选择器MUX1的输出C或者常数0输出到N+2位加法器;第三个二选一选择器MUX3,其一个输入端连接到二输入与门的输出端,另一个输入端输入常数‑P,其输出端连接到N+2位加法器的输入端Din_b;在选择与控制模块的控制下,选择二输入与门的输出结果或者常数‑P输出到N+2位加法器;N+2位加法器,其两个输入端中,Din_a端连接到第二个二选一选择 器MUX2的输出端,Din_b端连接到第三个二选一选择器MUX3的输出端,其输出端Dout_c同时连接到第一个二选一选择器MUX1的输入端、左移1位模块的输入端和大数模乘器的输出端C;对其输入的数据进行加法运算,产生的结果由Dout_c端输出;选择与控制模块,包括一个N+2位比较器,用于控制所述三个二选一选择器,以及整个运算过程的数据流向和运算过程,保证整个电路正常工作;其中,0≤i≤N‑1;A,B,P均是位宽为N的二进制无符号大数。
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