移动窗求和电路

摘要

本发明公开了一种移位窗求和电路，包括先进先出数据缓存器、取负模块、两个加法器、寄存器、数据初始化控制模块。本发明可根据移位窗内的输入数据进行累加求和，避免大量移位寄存器的使用，电路结构简单，减少电路节点翻转次数，有效降低电路资源和功耗，可应用于OFDM接收系统同步中实现最大似然估计。

主权项

一种移动窗求和电路，其特征在于，包括：先进先出数据缓存器（1），其输入端输入外部数据输入序列Din(n)；取负模块（2），其输入端与所述先进先出数据缓存器（1）的输出端连接；第一加法器（3），其输入端与所述取负模块（2）的输出端连接；第二加法器（4），其一个输入端与所述第一加法器（3）的输出端连接，另一个输入端输入所述外部数据输入序列Din(n)；寄存器（5），其输入端与所述第二加法器（4）的输出端连接；其输出端输出数据累加和Delta(n)，并且所述数据累加和Delta(n)被输入到所述第一加法器（3）的输入端；其中，当k≤m时，所述输出数据累加和为连续输入的k个外部数据的累加和： Delta ( n ) = Σ n = 0 k Din ( n ) ; 当k＞m时，所述输出数据累加和为当前输入的外部数据与之前输入的连续m‑1个外部数据的累加和： Delta ( n ) = Σ n = k - m + 1 k Din ( n ) ; 其中，k为连续输入的外部数据的个数，m为所述先进先出数据缓存器（1）的存储深度；其中，所述先进先出数据缓存器（1）的存储深度m等于移动窗连续累加数据的个数；其中，当所述外部数据输入序列的数据序列个数n小于或等于所述存储深度m时，所述先进先出数据缓存器（1）的输出为0；当所述数据序列个数n大于存储深度m时，所述移动窗求和电路的输出为第n‑m+1个数据到第n个数据之和。