| 摘要 |
Устройство синхронизации псевдослучайной последовательности, содержащее последовательно соединенные первый ключ, ЛРР с обратными связями, блок сравнения, а также второй ключ, выход и вход которого соединены соответственно со входом и выходом ЛРР с обратными связями, другой вход которого подключен ко входу дешифратора, при этом на вход первого ключа, детектора качества канала связи и другой вход блока сравнения подан входной сигнал, а также блок сложения, вход которого подключен к выходу детектора качества канала связи, при этом выход блока сравнения подключен к другому входу блока сложения, счетчик ошибок, отличающееся тем, что введены две ОЛЗ на один бит, управляемый инвертор, третий ключ, счетчик «0» на с совпадений, инвертор «1», счетчик нулей на (m-c) совпадений и запоминающее устройство выбора количества исправляемых ошибок, последовательно соединенные первая ОЛЗ на один бит с управляемым инвертором подключены между выходом из канала связи и входом первого ключа, вход второй ОЛЗ на один бит подключен к выходу цепи обратной связи ЛРР на (k-1) бит, а выход ко входу второго ключа, управляющий вход управляемого инвертора соединен с блоком сложения через третий ключ, вход счетчика «0» на с совпадений подключен к выходу блока сложения, а выход подключен ко входам управления третьего ключа, сброса счетчика ошибок и включения инвертора «1», информационный вход инвертора «1» подключен к выходу блока сложения, а выход подключен к счетчику «0» на (m-c) совпадений, информационный вход счетчика «0» на (m-c) совпадений соединен с выходом инвертора «1», а его выход подключен к управляющим входам первого и второго ключей, выход уст |
