| 发明名称 | 一种格雷码编解码并行电路 | ||
| 摘要 | 本发明公开了一种格雷码编解码并行电路，包括：N个二选一选择器和N+1个异或运算单元，一个二选一选择器和一个异或运算单元组成一个数据选择及运算的基本单元；二选一选择器受控制信号控制为异或运算单元选择输入数据，第M个二选一选择器接收外部数据和第M+1个异或运算单元的输出数据，二选一选择器由控制信号控制选择数据并输出给其对应的异或运算单元，M≤N；第N+1个异或运算单元接收外部数据，进行异或运算并输出异或运算结果；其它异或运算单元接收外部数据和其各自对应的二选一选择器的输出数据，输出异或运算结果。本发明格雷码编解码并行电路，应用于半双工电路能实现格雷码编码功能或解码功能，能有效地降低芯片的面积和功耗。 | ||
| 申请公布号 | CN102904584A | 申请公布日期 | 2013.01.30 |
| 申请号 | CN201110211127.4 | 申请日期 | 2011.07.26 |
| 申请人 | 上海华虹集成电路有限责任公司 | 发明人 | 左耀华 |
| 分类号 | H03M13/15(2006.01)I | 主分类号 | H03M13/15(2006.01)I |
| 代理机构 | 上海浦一知识产权代理有限公司 31211 | 代理人 | 丁纪铁 |
| 主权项 | 一种格雷码编解码并行电路，包括：N个二选一选择器和N+1个异或运算单元，一个二选一选择器和一个异或运算单元组成一个数据选择及运算的基本单元；二选一选择器受控制信号控制为异或运算单元选择输入数据，第M个二选一选择器接收外部数据和第M+1个异或运算单元的输出数据，二选一选择器由控制信号控制选择数据并输出给其对应的异或运算单元，M≤N；第N+1个异或运算单元接收外部数据，进行异或运算并输出异或运算结果；其它异或运算单元接收外部数据和其各自对应的二选一选择器的输出数据，进行异或运算并输出异或运算结果。 | ||
| 地址 | 201203 上海市浦东新区张江碧波路572弄39号 | ||