VDL通信系统D8PSK调制信号解调方法及装置

摘要

本发明涉及甚高频数字链路(VHF Digital Link)通信系统差分编码八相相移键控(D8PSK)调制信号实时频差校正解调方法及装置。本发明针对现有技术的不足，并结合当今低成本FPGA器件的高速运算性能，公开了一种VDL通信系统D8PSK调制信号解调方法及装置，在满足VDL物理层规范的前提下，可以极大地提高数字信号处理的实时性、降低计算复杂度，并保证基带解调系统的性能。本发明通过提高基带信号的采样率，并充分利用差分编码所带来的相邻符号的互信息量，用前一符号的频差估计值作为差分解调时下一符号的频差估计值，在满足VDL物理层规范的前提下，可以极大地提高数字信号处理的实时性、降低计算复杂度。

主权项

VDL通信系统D8PSK调制信号解调方法，包括以下步骤：a、对带通信号x(t)采样得到的数字中频信号进行数字下变频，得到I、Q两路基带信号；b、根据I、Q两路基带信号，计算收、发端载频的实时频差Δω，并提取发端位同步钟；实时频差Δω，由以下公式确定：Δω=arctg(u4/u3)/(8×TS)， u 3 = - { u 1 2 × [ 1 - 2 × u 2 2 ] - u 2 2 × [ 1 + 2 × u 1 2 ] } - 16 × [ ( u 1 + u 2 ) ( u 1 - u 2 ) u 1 u 2 ] u 4 = - 4 ( u 1 + u 2 ) ( u 1 - u 2 ) u 1 u 2 × [ u 1 ( u 1 + u 2 ) + u 2 ( u 1 - u 2 ) ] × [ u 1 ( u 1 - u 2 ) - u 2 ( u 1 + u 2 ) ] ; 发端位同步钟的提取是先由下式得到含发端位同步钟频率的低频信号SCLKn：SCLKn=|In×In‑1+Qn×Qn‑1|+|‑In×Qn‑1+Qn×In‑1|，然后使用锁相环从SCLKn中提取出发端位同步钟；其中，u1由2×In×In‑1进行低通滤波得到，u2由‑2×In×Qn‑1进行低通滤波得到，TS为符号周期；In、Qn表示第n个符号周期内I、Q两路基带信号的采样值，而In‑1、Qn‑1表示第（n‑1）个符号周期内I、Q两路基带信号的采样值；c、根据收、发端载频的实时频差Δω，对基带信号进行相位校正；d、根据相位校正后的基带信号和提取出的发端位同步钟，进行差分解调，恢复发送符号，并将其转换为相应的比特值。