基于李氏制约竞争计数编码的异步FIFO地址转换电路

摘要

本发明公开了一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路。本发明所设计的基于李氏制约竞争计数编码的异步FIFO地址转换电路能够使用李氏制约竞争计数码对深度为16的异步FIFO进行地址转换及管理，简化地址产生电路并提高异步FIFO的可靠性。

主权项

一种基于李氏制约竞争计数编码的异步FIFO地址转换电路，其特征在于：包括基于李氏编码的写逻辑电路、基于李氏编码的读逻辑电路、写地址至读时钟域逻辑电路和读地址至写时钟域逻辑电路，所述基于李氏编码的写逻辑电路包括异步FIFO写地址产生电路、第一李氏编码转BCD码电路及第一读写地址比较逻辑电路，所述基于李氏编码的读逻辑电路包括异步FIFO读地址产生电路、第二李氏编码转BCD码电路及第二读写地址比较逻辑电路，其中：所述异步FIFO写地址产生电路产生写地址，通过写地址至读时钟域逻辑电路将写地址同步到读时钟域，并传输至基于李氏编码的读逻辑电路中的第二李氏编码转BCD码电路及读写地址比较逻辑电路，产生读空信号；所述异步FIFO读地址产生电路产生读地址，通过读地址至写时钟域逻辑电路将读地址同步到写时钟域，并传输至基于李氏编码的写逻辑电路中的第一李氏编码转BCD码电路及读写地址比较逻辑电路，产生写满信号。