| 发明名称 | 在去除栅极结构中的伪层期间减少介电损耗的等离子体掺杂 | ||
| 摘要 | 本发明所公开的方法和结构的实施例提供了通过掺杂剂实施掺杂围绕栅极结构的层间电介质膜ILD0，从而针对替换栅极技术在去除伪栅电极层和/或栅极介电层的工艺期间降低其蚀刻速率。ILD0膜可以掺杂等离子体掺杂工艺(PLAD)或者离子束工艺。掺杂后退火是可选的。 | ||
| 申请公布号 | CN102737976A | 申请公布日期 | 2012.10.17 |
| 申请号 | CN201210020206.1 | 申请日期 | 2012.01.21 |
| 申请人 | 台湾积体电路制造股份有限公司 | 发明人 | 黄玉莲;林家彬;王胜雄;徐帆毅;戴郡良 |
| 分类号 | H01L21/28(2006.01)I;H01L29/423(2006.01)I;H01L29/51(2006.01)I | 主分类号 | H01L21/28(2006.01)I |
| 代理机构 | 北京德恒律师事务所 11306 | 代理人 | 陆鑫;房岭梅 |
| 主权项 | 一种掺杂围绕位于衬底上的栅极结构的层间介电(ILD)层的方法，用于改善所述衬底的成品率，所述方法包括：去除位于所述栅极结构上方的所述ILD层的过多的层间电介质，其中，所述栅极结构包括伪栅电极层，并且其中，去除过多的ILD层使所述伪栅电极层露出；通过掺杂剂掺杂位于所述衬底上的表面层，其中，所述掺杂的表面层包括所述ILD层的掺杂ILD表面层；以及去除露出的伪栅电极层，其中，所述掺杂的ILD表面层在去除露出的伪栅电极期间减少了ILD层的损耗。 | ||
| 地址 | 中国台湾新竹 | ||