| 主权项 |
1.一具含有二进系数以供过滤预定电码字之匹配滤波器,包括有:a.延迟装置具有至少等于在电码字中的晶片数的多数个多元件,供上述各元件以延迟之测量单位延迟一数位输入串;b.多数个分接点,设在上述延迟装置上,上述分接点袛位于显示电码字转移所在处,以及c.数位逻辑,包括多数个加法器与一个积分器,至少有一些上述的加法器具有耦合至上述分接点的输入,且上述滤波器的一个输出,包含上述积分器的一个输出。2.依据申请专利范围第1项所述之匹配滤波器,更包含:i.取样装置,具有一输出耦合至上述延迟装置的一个输入,上述取样装置取样一数位串之速率,是以数位串在每一位元时间产生n个取样之位元率乘以n,其中n是一正数且大于1;ii.上述延迟装置具有多数个元件且至少等于电码字中晶片数目的乘积与n,以及iii.其中上述分接点是位于上述取样电码字的取样转移上。3.依据申请专利范围第2项所述之匹配滤波器,其中每个上述取样有多位元的解析度。4.依据申请专利范围第2项所述之匹配滤波器,其中每个上述加法器有多位元的解析度。5.依据申请专利范围第1项或2项或3项所述之匹配滤波器,其中有一些上述加法器具有两个从上述分接点之输入,且其中每个具有两个分接点输入的上述加法器,当电码字是位于上述延迟装置中,具有展示一类同转移的分接点之输入。6.一含有各别化二进系数以供过滤一已知电码字及已知每晶片取样数之关联器,包括:a.延迟装置,具有多数个元件,其数目等于电码字中晶片数目以及每晶片的取样数目之乘积;b.多数个分接点,设在上述延迟装置上,上述分接点仅位于显示取样电码字转移之位置上,以及c.数位逻辑,包括多数个加法器与一个积分器,至少有些上述加法器具有耦合至上述分接点的输入,以及上述滤波器的一个输出,包含上述积分器的一个输出。7.依据申请专利范围第6项所述之关联器,其中上述延迟装置、上述分接点与上述数位逻辑各具有一多位元解析度。8.依据申请专利范围第6项所述之关联器,其中上述积分器包括一闩锁与加法器。9.一含有个别化二进系数以供一二进电码字之匹配滤波器,包括:a.第一个延迟元件,具有一输入以接受一数位串并检测所给予之电码字,上述延迟元件具有多数个分离延迟,其数目等于至少在电码字中的晶片数目,以及具有选定数量的分接点,其数目少于电码字中的晶片数目;b.逻辑装置,耦合至上述分接点,上述逻辑装置可实行一代数表示,其项的数目等于电码字运转数少一,上述各项以两个符号等号中之一个之系数表示一对应运转之开始与结束的元件之一差异,其一符号代表电码字中一种移转,另一符号则代表另一种转移,以及c.一积分器,具有一输入耦合至上述逻辑装置的一输出,及一输出形上述成匹配滤波器的一输出。10.依据申请专利范围第9项所述之匹配滤波器,其中提供至第一延迟元件的是上述输入一数位串之表示,其取样于每位元n个取样,其中n是正整数而大于1,上述第一延迟元件的上述延迟元件数目,是等于在电码字中晶片的数目乘积以及n,且其中上述第一延迟元件有多数个分接点,其数目等于电码字中转移的数目。11.依据申请专利范围第10项所述之匹配滤波器,其中上述逻辑装置包括多数个加法器,一些上述加法器具有两个输入,系来自上述第一延迟元件的分接点,且其中各上述一些加法器有来自展示一类同转移的诸分接点的输入,当电码字位于上述第一延迟元件中时。12.依据申请专利范围第11项所述之匹配滤波器,其中上述积分器包括一第二延迟元件与再一个加法器,第二延迟元件的一输出连接至上述再一个加法器的一个输入。13.依据申请专利范围第9项所述之匹配滤波器,其中上述第一延迟元件,上述各分离延迟,上述逻辑装置,及上述积分器皆具有多位元的解析度。14.依据申请专利范围第11项所述之匹配滤波器,其中上述第一延迟元件,上述各分离延迟,上述逻辑装置,上述积分器皆具有多位元之解析度,且上述多数个加法器皆具有多位元之解析度。图1是一典型前有技术之关联器的方块图,该关联器是依本发明改良的;图2是本发明之较佳实施例的方块图,来说明一关联器,其执行相同于图1之相关联动作,但大幅地减少了硬体;图3是一方块图,显示出适于本发明的关联器使用的特别环境;以及图4是图2的部分详细说明,显示多位元资料路径连接在本发明中 |
