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Dünnschicht-Transistor-Arrayanordnung (400, 600, 700), die folgendes aufweist: ein Substrat (402), welches eine Vielzahl von Pixel-Shots (408) aufweist; eine Vielzahl von Dünnschicht-Transistoren (410), die jeweils in jedem Pixel-Shot (408) angeordnet sind, wobei jeder Dünnschicht-Transistor (410) einen Gate-Anschluss (412), eine Kanalschicht (414), einen Source-Anschluss (416) und einen Drain-Anschluss (418) aufweist, wobei die Kanalschicht (414) zwischen dem Source-Anschluss (416), dem Drain-Anschluss (418) und dem Gate-Anschluss (412) angeordnet ist, und wobei ein erster überlappender Bereich (A1) zwischen dem Drain-Anschluss (418) und dem Gate-Anschluss (412) gebildet wird, wodurch eine parasitäre Kapazität (Cgd) zwischen dem Drain-Anschluss (418) und dem Gate-Anschluss (412) gebildet wird; eine Vielzahl von Pixel-Elektroden (420, 720), die jeweils in jedem Pixel-Shot (408) angeordnet sind, und wobei sich jeder Drain-Anschluss (418) über seine entsprechende Kanalschicht (414) entlang einer Richtung erstreckt, um unterhalb seiner entsprechenden Pixel-Elektrode (420, 720) angeordnet zu sein, und wobei jeder Drain-Anschluss (418) elektrisch mit der Pixel-Elektrode (420,...
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