| 主权项 |
一种半导体积体电路装置之制造方法，其特征在于该半导体积体电路装置包含：MISFET，其系于半导体基板之主面之元件形成区域上，经由闸极绝缘膜而设置闸极电极者；及电容元件，其系于半导体基板之主面之元件分离区域上设置下部电极，并且于前述下部电极上经由介电体膜设置上部电极者；其制造方法具有以下步骤：在于前述半导体基板之主面之元件分离区域上，经由第一耐氧化性膜而设置前述下部电极，并且前述下部电极之上面由第二耐氧化性膜包覆之状态下，施加热处理而于前述半导体基板之主面之元件形成区域，形成包含氧化矽膜之前述闸极绝缘膜。如申请专利范围第1项之半导体积体电路装置之制造方法，其中前述第一及第二耐氧化性膜为氮化矽膜。如申请专利范围第1项之半导体积体电路装置之制造方法，其中前述下部电极系包含已导入减低电阻值之杂质之矽膜。一种半导体积体电路装置之制造方法，其特征在于该半导体积体电路装置包含：MISFET，其系形成于半导体基板之主面之元件形成区域者；及电容元件，其系形成于前述半导体基板之主面之元件分离区域者；其制造方法具有：于前述半导体基板之主面之元件分离区域上形成第一耐氧化性膜之(a)步骤；前述(a)步骤之后，为包覆前述第一耐氧化性膜而形成第一矽膜及第二耐氧化性膜，其后，将前述第二耐氧化性膜、前述第一矽膜图案化，于前述第一耐氧化性膜上，形成上面由前述第二耐氧化性膜包覆之前述电容元件之下部电极之(b)步骤；前述(b)步骤之后，施加热处理，于前述半导体基板之主面之元件形成区域形成包含氧化矽膜之闸极绝缘膜之(c)步骤；前述(c)步骤之后，为包覆前述闸极绝缘膜及前述下部电极上之前述第二耐氧化性膜而形成第二矽膜之(d)步骤；及前述(d)步骤之后，将前述第二矽膜图案化，于前述闸极绝缘膜上形成前述MISFET之闸极电极，并于前述下部电极上之前述第二耐氧化性膜上形成前述电容元件之上部电极之(e)步骤。如申请专利范围第4项之半导体积体电路装置之制造方法，其中前述第一及第二耐氧化性膜为氮化矽膜。一种半导体积体电路装置之制造方法，其特征在于该半导体积体电路装置包含：非挥发性记忆元件，其系形成于半导体基板之主面之第一区域者；MISFET，其系形成于前述半导体基板之主面之第二区域者；及电容元件，其系形成于前述半导体基板之主面之元件分离区域上者；其制造方法具有：施加热处理，于前述半导体基板之主面之第一区域形成氧化矽膜之(a)步骤；前述(a)步骤之后，为包覆前述氧化矽膜及前述半导体基板之主面之元件分离区域而形成第一氮化矽膜之(b)步骤；前述(b)步骤之后，为包覆前述半导体基板之主面之第一区域及前述半导体基板之主面之元件分离区域，而于前述第一氮化矽膜上形成第一矽膜之(c)步骤；前述(c)步骤之后，为包覆前述半导体基板之主面之元件分离区域而于前述第一矽膜上形成第二氮化矽膜之(d)步骤；前述(d)步骤之后，将前述第二氮化矽膜及前述第一矽膜图案化，于前述半导体基板之主面之第一区域上形成前述非挥发性记忆元件之闸极电极，并于前述半导体基板之主面之元件分离区域上之前述第一氮化矽膜上，形成上面由前述第二氮化矽膜包覆之前述电容元件之下部电极之(e)步骤；前述(e)步骤之后，施加热处理，于前述半导体基板之主面之第二区域形成包含氧化矽膜之闸极绝缘膜之(f)步骤；前述(f)步骤之后，为包覆前述闸极绝缘膜及前述下部电极上之第二氮化矽膜而形成第二矽膜之(g)步骤；及前述(g)步骤之后，将前述第二矽膜图案化，于前述闸极绝缘膜上形成前述MISFET之闸极电极，并于前述下部电极上之前述第二氮化矽膜上，形成前述电容元件之上部电极之(h)步骤。如申请专利范围第6项之半导体积体电路装置之制造方法，其中进一步包含于前述(b)步骤之后，前述(c)步骤之前，于前述第一氮化矽膜上形成氧化矽膜之步骤。如申请专利范围第6项之半导体积体电路装置之制造方法，其中进一步包含：于前述(c)步骤之后，前述(d)步骤之前，为包覆前述半导体基板之主面之元件分离区域而于前述第一矽膜上形成第一氧化矽膜之步骤；及于前述(d)步骤之后，前述(e)步骤之前，为包覆前述半导体基板之主面之元件分离区域而于前述第二氮化矽膜上形成第二氧化矽膜之步骤；且前述第一氧化矽膜、前述第二氮化矽膜及前述第二氧化矽膜系使用同一遮罩而图案化。一种半导体积体电路装置之制造方法，其特征在于该半导体积体电路装置包含：MISFET，其系于半导体基板之主面之元件形成区域上，经由闸极绝缘膜而设置闸极电极者；及电阻元件，其系设置于半导体基板之主面之元件分离区域上者；其制造方法具有以下步骤：在于前述半导体基板之主面之元件分离区域上，经由第一耐氧化性膜而设置前述电阻元件，并且前述电阻元件之上面由第二耐氧化性膜包覆之状态下，施加热处理而于前述半导体基板之主面之元件形成区域，形成包含氧化矽膜之前述闸极绝缘膜。如申请专利范围第9项之半导体积体电路装置之制造方法，其中前述第一及第二耐氧化性膜为氮化矽膜。如申请专利范围第9项之半导体积体电路装置之制造方法，其中前述电阻元件系包含已导入减低电阻值之杂质之矽膜。一种半导体积体电路装置之制造方法，其特征在于该半导体积体电路装置包含：MISFET，其系形成于前述半导体基板之主面之元件形成区域者；及电阻元件，其系形成于前述半导体基板之主面之元件分离区域者；其制造方法具有：于前述半导体基板之主面之元件分离区域上形成第一耐氧化性膜之(a)步骤；前述(a)步骤之后，为包覆前述第一耐氧化性膜而形成第一矽膜及第二耐氧化性膜，其后，将前述第二耐氧化性膜、前述第一矽膜图案化，于前述第一耐氧化性膜上，形成上面由前述第二耐氧化性膜包覆之前述电阻元件之(b)步骤；前述(b)步骤之后，施加热处理，于前述半导体基板之主面之元件形成区域形成包含氧化矽膜之闸极绝缘膜之(c)步骤；前述(c)步骤之后，为包覆前述闸极绝缘膜而形成第二矽膜之(d)步骤；及前述(d)步骤之后，将前述第二矽膜图案化，于前述闸极绝缘膜上形成前述MISFET之闸极电极之(e)步骤。如申请专利范围第12项之半导体积体电路装置之制造方法，其中前述第一及第二耐氧化性膜为氮化矽膜。一种半导体积体电路装置之制造方法，其特征在于该半导体积体电路装置包含：非挥发性记忆元件，其系形成于半导体基板之主面之第一区域者；MISFET，其系形成于前述半导体基板之主面之第二区域者；及电阻元件，其系形成于前述半导体基板之主面之元件分离区域上者；其制造方法具有：施加热处理，于前述半导体基板之主面之第一区域形成氧化矽膜之(a)步骤；前述(a)步骤之后，为包覆前述氧化矽膜及前述半导体基板之主面之元件分离区域而形成第一氮化矽膜之(b)步骤；前述(b)步骤之后，为包覆前述半导体基板之主面之第一区域及前述半导体基板之主面之元件分离区域，而于前述第一氮化矽膜上形成第一矽膜之(c)步骤；前述(c)步骤之后，为包覆前述半导体基板之主面之元件分离区域而于前述第一矽膜上形成第二氮化矽膜之(d)步骤；前述(d)步骤之后，将前述第二氮化矽膜及前述第一矽膜图案化，于前述半导体基板之主面之第一区域上形成前述非挥发性记忆元件之闸极电极，并于前述半导体基板之主面之元件分离区域上之前述第一氮化矽膜上，形成上面由前述第二氮化矽膜包覆之前述电阻元件之(e)步骤；前述(e)步骤之后，施加热处理，于前述半导体基板之主面之第二区域，形成包含氧化矽膜之闸极绝缘膜之(f)步骤；前述(f)步骤之后，为包覆前述闸极绝缘膜而形成第二矽膜之(g)步骤；及前述(g)步骤之后，将前述第二矽膜图案化，于前述闸极绝缘膜上形成前述MISFET之闸极电极之(h)步骤。如申请专利范围第14项之半导体积体电路装置之制造方法，其中进一步包含于前述(b)步骤之后，前述(c)步骤之前，于前述第一氮化矽膜上形成氧化矽膜之步骤。一种半导体积体电路装置之制造方法，其特征在于该半导体积体电路装置包含：MISFET，其系于半导体基板之主面之元件形成区域上，经由闸极绝缘膜而设置闸极电极者；电容元件，其系于半导体基板之主面之元件分离区域上设置下部电极，并且于前述下部电极上经由介电体膜而设置上部电极者；及电阻元件，其系设置于前述半导体基板之主面之元件分离区域上者；其制造方法具有以下步骤：在于半导体基板之主面之元件分离区域上，经由第一耐氧化性膜而设置前述下部电极及电阻元件，并且前述下部电极之上面及前述电阻元件之上面由第二耐氧化性膜包覆之状态下，施加热处理而于前述半导体基板之主面之元件形成区域，形成包含氧化矽膜之前述闸极绝缘膜。如申请专利范围第16项之半导体积体电路装置之制造方法，其中前述第一及第二耐氧化性膜为氮化矽膜。如申请专利范围第16项之半导体积体电路装置之制造方法，其中前述电阻元件之下部电极及前述电阻元件系包含已导入减低电阻值之杂质之矽膜。一种半导体积体电路装置之制造方法，其特征在于该半导体积体电路装置包含：非挥发性记忆元件，其系形成于半导体基板之主面之第一区域者；MISFET，其系形成于前述半导体基板之主面之第二区域者；电容元件，其系形成于前述半导体基板之主面之第一元件分离区域上者；及电阻元件，其系形成于前述半导体基板之主面之第二元件分离区域上者；其制造方法具有：施加热处理，于前述半导体基板之主面之第一区域形成氧化矽膜之(a)步骤；前述(a)步骤之后，为包覆前述氧化矽膜及前述半导体基板之主面之第一及第二元件分离区域而形成第一氮化矽膜之(b)步骤；前述(b)步骤之后，为包覆前述半导体基板之主面之第一区域及前述半导体基板之主面之第一及第二元件分离区域，而于前述第一氮化矽膜上形成第一矽膜之(c)步骤；前述(c)步骤之后，为包覆前述半导体基板之主面之第一及第二元件分离区域而于前述第一矽膜上形成第二氮化矽膜之(d)步骤；前述(d)步骤之后，将前述第二氮化矽膜及前述第一矽膜图案化，于前述半导体基板之主面之第一区域上形成前述非挥发性记忆元件之闸极电极，于前述半导体基板之主面之第一元件分离区域上之前述第一氮化矽膜上，形成上面由前述第二氮化矽膜包覆之前述电容元件之下部电极，以及于前述半导体基板之主面之第二元件分离区域上之前述第一氮化矽膜上，形成上面由前述第二氮化矽膜包覆之前述电阻元件之(e)步骤；前述(e)步骤之后，施加热处理，于前述半导体基板之主面之第二区域，形成包含氧化矽膜之闸极绝缘膜之(f)步骤；前述(f)步骤之后，为包覆前述下部电极上及前述电阻元件上之第二氮化矽膜，以及前述闸极绝缘膜而形成第二矽膜之(g)步骤；及前述(g)步骤之后，将前述第二矽膜图案化，于前述闸极绝缘膜上形成前述MISFET之闸极电极，以及于前述下部电极上之前述第二氮化矽膜上形成前述电容元件之上部电极之(h)步骤。如申请专利范围第19项之半导体积体电路装置之制造方法，其中进一步包含：于前述(b)步骤之后，前述(c)步骤之前，于前述第一氮化矽膜上形成氧化矽膜之步骤。如申请专利范围第19项之半导体积体电路装置之制造方法，其中进一步包含：于前述(c)步骤之后，前述(d)步骤之前，为包覆前述半导体基板之主面之第一元件分离区域而于前述第一矽膜上形成第一氧化矽膜之步骤；及于前述(d)步骤之后，前述(e)步骤之前，为包覆前述半导体基板之主面之第一元件分离区域而于前述第二氮化矽膜上形成第二氧化矽膜之步骤；且前述第一氧化矽膜、前述第二氮化矽膜及前述第二氧化矽膜系使用同一遮罩而图案化。一种半导体积体电路装置之制造方法，其特征在于该半导体积体电路装置包含：非挥发性记忆元件，其系设置于半导体基板之主面之第一区域者；第一MISFET，其系设置于前述半导体基板之主面之第二区域者；及第二MISFET，其系动作电压比前述第一MISFET低，设置于前述半导体基板之主面之第三区域者；其制造方法具有：于前述半导体基板之主面之第一区域形成包含热氧化膜之闸极绝缘膜之步骤；于前述闸极绝缘膜上形成闸极电极之步骤；于前述半导体基板之主面之第二区域形成第一井区域之步骤；及于前述半导体基板之主面之第三区域形成第二井区域之步骤；且前述第二井区域之形成步骤系在形成前述闸极电极后实施。如申请专利范围第22项之半导体积体电路装置之制造方法，其中前述闸极绝缘膜之形成步骤包含：施加热处理，于前述半导体基板之主面之第一区域形成氧化矽膜之步骤；于前述氧化矽膜上形成氮化矽膜之步骤；及于前述氮化矽膜上形成氧化矽膜之步骤。如申请专利范围第22项之半导体积体电路装置之制造方法，其中前述第二井区域系表面之杂质浓度比前述第一井区域高。如申请专利范围第22项之半导体积体电路装置之制造方法，其中前述第二井区域系比前述第一井区域浅。如申请专利范围第22项之半导体积体电路装置之制造方法，其中前述第二MISFET之闸极绝缘膜系厚度比前述第一MISFET之闸极绝缘膜薄。如申请专利范围第22项之半导体积体电路装置之制造方法，其中前述第二MISFET之闸极长度系比前述第一MISFET之闸极长度短。一种半导体积体电路装置，其包含：非挥发性记忆元件，其系形成于半导体基板之主面之第一区域者；MISFET，其系形成于前述半导体基板之主面之第二区域者；电容元件，其系形成于前述半导体基板之主面之元件分离区域上者；且前述非挥发性记忆元件包含：电荷蓄积膜，其系形成于前述第一区域之前述半导体基板上；及第一闸极电极，其系形成于前述电荷蓄积膜上；前述MISFET包含：闸极绝缘膜，其系形成于前述第二区域之前述半导体基板上；及第二闸极电极，其系形成于前述闸极绝缘膜上；前述电容元件包含：第一氮化矽膜，其系形成于前述元件分离区域上；下部电极，其系形成于前述第一氮化矽膜上；第二氮化矽膜，其系形成于前述下部电极上；及上部电极，其系形成于前述第二氮化矽膜上；前述非挥发性记忆元件之前述电荷蓄积膜及前述电容元件之前述第一氮化矽膜系由同层之膜形成；前述非挥发性记忆元件之前述第一闸极电极及前述电容元件之前述下部电极系由同层之第一矽膜形成；前述MISFET之前述第二闸极电极及前述电容元件之前述上部电极系由同层之第二矽膜形成。如申请专利范围第28项之半导体积体电路装置，其中前述元件分离区域系藉由将绝缘膜埋入形成于前述半导体基板之沟槽内而形成。一种半导体积体电路装置，其包含：非挥发性记忆元件，其系形成于半导体基板之主面之第一区域者；MISFET，其系形成于前述半导体基板之主面之第二区域者；电容元件，其系形成于前述半导体基板之主面之第一元件分离区域上者；及电阻元件，其系形成于前述半导体基板之主面之第二元件分离区域上者；且前述非挥发性记忆元件包含：电荷蓄积膜，其系形成于前述第一区域之前述半导体基板上；及第一闸极电极，其系形成于前述电荷蓄积膜上；前述MISFET包含：闸极绝缘膜，其系形成于前述第二区域之前述半导体基板上；及第二闸极电极，其系形成于前述闸极绝缘膜上；前述电容元件包含：第一氮化矽膜，其系形成于前述第一元件分离区域上；下部电极，其系形成于前述第一氮化矽膜上；第二氮化矽膜，其系形成于前述下部电极上；及上部电极，其系形成于前述第二氮化矽膜上；前述电阻元件包含：第三氮化矽膜，其系形成于前述第二元件分离区域上；导电性膜，其系形成于前述第三氮化矽膜上；前述非挥发性记忆元件之前述电荷蓄积膜、前述电容元件之前述第一氮化矽膜及前述电阻元件之前述第三氮化矽膜系由同层之膜形成；前述非挥发性记忆元件之前述第一闸极电极、前述电容元件之前述下部电极及及前述电阻元件之前述导电性膜系由同层之第一矽膜形成；前述MISFET之前述第二闸极电极及前述电容元件之前述上部电极系由同层之第二矽膜形成。如申请专利范围第30项之半导体积体电路装置，其中前述第一及第二元件分离区域系藉由将绝缘膜埋入形成于前述半导体基板之沟槽内而形成。如申请专利范围第28至31项中任一项之之半导体积体电路装置，其中前述非挥发性记忆元件之资料写入动作系藉由于前述电荷蓄积膜中之陷阱注入电子而执行。一种半导体积体电路装置，其包含：非挥发性记忆元件，其系形成于半导体基板之主面之第一区域者；MISFET，其系形成于前述半导体基板之主面之第二区域者；及电阻元件，其系形成于前述半导体基板之主面之元件分离区域上者；且前述非挥发性记忆元件包含：电荷蓄积膜，其系形成于前述第一区域之前述半导体基板上；及第一闸极电极，其系形成于前述电荷蓄积膜上；前述MISFET包含：闸极绝缘膜，其系形成于前述第二区域之前述半导体基板上；及第二闸极电极，其系形成于前述闸极绝缘膜上；前述元件分离区域上系形成有第一氮化矽膜；前述电阻元件系形成于前述第一氮化矽膜上；前述非挥发性记忆元件之前述电荷蓄积膜及前述电阻元件下之前述第一氮化矽膜系由同层之膜形成；前述非挥发性记忆元件之前述第一闸极电极及前述电阻元件系由同层之膜形成。如申请专利范围第33项之半导体积体电路装置，其中前述元件分离区域系藉由将绝缘膜埋入形成于前述半导体基板之沟槽内而形成。如申请专利范围第33或34项之半导体积体电路装置，其中前述非挥发性记忆元件之资料写入动作系藉由于前述电荷蓄积膜中之陷阱注入电子而执行。 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