| 主权项 |
一种半导体记忆体装置，其包括：一第一记忆体单元阵列区块，其产生第一资料；一第二记忆体单元阵列区块，其产生第二资料；一第一错误侦测码产生器，其产生一用于该第一资料之第一错误侦测码，且将该第一错误侦测码之位元的一部分与一第二错误侦测码之位元的一部分组合以产生一第一最终错误侦测信号；及一第二错误侦测码产生器，其产生用于该第二资料之该第二错误侦测码，且将该第二错误侦测码之位元的除该部分之外的剩余位元与该第一错误侦测码之位元的除该部分之外的剩余位元组合以产生一第二最终错误侦测信号。如请求项1之半导体记忆体装置，其中该第一错误侦测码产生器包括：一第一错误侦测码产生电路，其产生用于该第一资料之该第一错误侦测码；及一第一组合电路，其将该第一错误侦测码之位元的该部分与该第二错误侦测码之位元的该部分组合以产生该第一最终错误侦测信号。如请求项2之半导体记忆体装置，其中该第一组合电路为一XOR闸，该XOR闸对于该第一错误侦测码之较高位元及该第二错误侦测码之较高位元执行一XOR运算以产生该第一最终错误侦测信号。如请求项2之半导体记忆体装置，其中该第二错误侦测码产生器包括：一第二错误侦测码产生电路，其产生用于该第二资料之该第二错误侦测码；及一第二组合电路，其将该第一错误侦测码之位元的除该部分之外的该等剩余位元与该第二错误侦测码之位元的除该部分之外的该等剩余位元组合以产生该第二最终错误侦测信号。如请求项4之半导体记忆体装置，其中该第二组合电路为一XOR闸，该XOR闸对于该第二错误侦测码之较低位元及该第一错误侦测码之较低位元执行一XOR运算以产生该第二最终错误侦测信号。如请求项4之半导体记忆体装置，其中该第一及该第二错误侦测码产生电路之每一者包含一基于一循环冗余检查码之XOR电路，且具有一相同的错误侦测码产生多项式。如请求项4之半导体记忆体装置，其中该第一及该第二错误侦测码产生电路之每一者包含一基于一循环冗余检查码之XOR电路，且该第一及该第二错误侦测码产生电路之每一者具有一不同的错误侦测码产生多项式。如请求项1之半导体记忆体装置，其进一步包括：一第一并列-串列转换器，其将该第一资料及该第一最终错误侦测信号转换为串列资料且输出该串列资料；及一第二并列-串列转换器，其将该第二资料及该第二最终错误侦测信号转换为串列资料且输出该串列资料。如请求项1之半导体记忆体装置，其进一步包括：复数个衬垫，其配置于一外部资料内部控制(ODIC)衬垫结构中，该第一错误侦测码产生器系邻近于一输出该第一资料及该第一最终错误侦测信号之第一资料衬垫而安置，且该第二错误侦测码产生器系邻近于一输出该第二资料及该第二最终错误侦测信号之第二资料衬垫而安置。如请求项1之半导体记忆体装置，其进一步包括：一第三错误侦测码产生器，其产生一用于在外部施加之第三资料的第三错误侦测码，且将该第三错误侦测码之位元的一部分与一第四错误侦测码之位元的一部分组合以产生一第三最终错误侦测信号；一第四错误侦测码产生器，其产生用于在外部施加之第四资料的该第四错误侦测码，且将该第四错误侦测码之位元的除该部分之外的剩余位元与该第三错误侦测码之位元的除该部分之外的剩余位元组合以产生一第四最终错误侦测信号；及一错误侦测器，其将一在外部施加之第三最终错误侦测信号与该第三最终错误侦测信号比较，且将一在外部施加的在外部施加之第四最终错误侦测信号与该第四最终错误侦测信号比较以产生一错误侦测信号。如请求项10之半导体记忆体装置，其中该第三错误侦测码产生器包括：一第一错误侦测码产生电路，其产生用于该第三资料之该第三错误侦测码；及一第一组合电路，其将该第三错误侦测码之位元的该部分与该第四错误侦测码之位元的该部分组合以产生该第三最终错误侦测信号。如请求项11之半导体记忆体装置，其中该第一组合电路为一XOR闸，该XOR闸对于该第四错误侦测码之较高位元及该第三错误侦测码之较高位元执行一XOR运算以产生该第三最终错误侦测信号。如请求项11之半导体记忆体装置，其中该第四错误侦测码产生器包括：一第二错误侦测码产生电路，其产生用于该第四资料之该第四错误侦测码；及一第二组合电路，其将该第四错误侦测码之位元的除该部分之外的该等剩余位元与该第三错误侦测码之位元的除该部分之外的该等剩余位元组合以产生该第四最终错误侦测信号。如请求项13之半导体记忆体装置，其中该第二组合电路为一XOR闸，该XOR闸对于该第四错误侦测码之较低位元及该第三错误侦测码之较低位元执行一XOR运算以产生该第二最终错误侦测信号。如请求项13之半导体记忆体装置，其中该第一及该第二错误侦测码产生电路之每一者系基于一循环冗余检查码，且该第一及该第二错误侦测码产生电路之每一者有一具有一相同的错误侦测码产生多项式之XOR电路。如请求项13之半导体记忆体装置，其中该第一及该第二错误侦测码产生电路之每一者系基于一循环冗余检查码，且该第一及该第二错误侦测码产生电路之每一者有一具有一不同的错误侦测码产生多项式之XOR电路。如请求项10之半导体记忆体装置，其进一步包括：一第一串列-并列转换器，其将该在外部施加之第三资料及该第三最终错误侦测信号转换为并列资料且输出该并列资料；及一第二串列-并列转换器，其将该在外部施加之第四资料及该第四最终错误侦测信号转换为并列资料且输出该并列资料。如请求项10之半导体记忆体装置，其中该错误侦测器包括：一第一XOR闸，其将该在外部施加之第三最终错误侦测信号与自该第三错误侦测码产生器输出之该第三最终错误侦测信号比较以产生一第一比较匹配信号；一第二XOR闸，其将在外部施加的该在外部施加之第四最终错误侦测信号与自该第四错误侦测码产生器输出之该第四最终错误侦测信号比较以产生一第二比较匹配信号；及一OR闸，其对于该第一及该第二比较匹配信号执行一OR运算以产生该错误侦测信号。如请求项4之半导体记忆体装置，其进一步包括：一第三错误侦测码产生器，其产生一用于该第一资料之第三错误侦测码，且将该第三错误侦测码之位元的一部分与一第四错误侦测码之位元的一部分组合以产生该第一最终错误侦测信号；及一第四错误侦测码产生器，其产生用于该第二资料之该第四错误侦测码，且将该第四错误侦测码之位元的除该部分之外的剩余位元与该第三错误侦测码之位元的除该部分之外的剩余位元组合以产生该第二最终错误侦测信号。如请求项19之半导体记忆体装置，其中该第三错误侦测码产生器包括：一第三错误侦测码产生电路，其产生用于该第一资料之该第三错误侦测码；及一第三组合电路，其将该第三错误侦测码之位元的该部分与该第四错误侦测码之位元的该部分组合以产生该第一最终错误侦测信号。如请求项20之半导体记忆体装置，其中该第三组合电路为一XOR闸，该XOR闸对于该第三错误侦测码之较高位元及该第四错误侦测码之较高位元执行一XOR运算以产生该第一最终错误侦测信号。如请求项19之半导体记忆体装置，其中该第四错误侦测码产生器包括：一第四错误侦测码产生电路，其产生用于该第二资料之该第四错误侦测码；及一第四组合电路，其将该第四错误侦测码之位元的除该部分之外的该等剩余位元与该第三错误侦测码之位元的除该部分之外的该等剩余位元组合以产生该第二最终错误侦测信号。如请求项22之半导体记忆体装置，其中该第四组合电路为一XOR闸，该XOR闸对于该第四错误侦测码之较低位元及该第三错误侦测码之较低位元执行一XOR运算以产生该第二最终错误侦测信号。如请求项22之半导体记忆体装置，其中该第一至该第四错误侦测码产生电路之每一者系基于一循环冗余检查码，该第一及该第三错误侦测码产生电路之每一者有一具有一不同的错误侦测码产生多项式之第一XOR电路，且该第二及该第四错误侦测码产生电路之每一者有一具有另一不同的错误侦测码产生多项式之第二XOR电路。如请求项24之半导体记忆体装置，其进一步包括：一控制器，其用于周期性地且交替地致能该第一与该第二错误侦测码产生器，及该第三与该第四错误侦测码产生器。一种半导体记忆体装置，其包括：一第一记忆体单元阵列区块，其在一第一位元结构模式中产生第一资料之2n个位元，且在一第二位元结构模式中产生该第一资料之n个位元；一第二记忆体单元阵列区块，其在该第一位元结构模式中产生第二资料之2n个位元，且在该第二位元结构模式中产生该第二资料之n个位元；一第一错误侦测码产生器，其产生该第一位元结构模式中之该第一资料之该2n个位元的较高n个位元及一用于该第二位元结构模式中之该第一资料之该n个位元的第一错误侦测码，且将该第一错误侦测码之位元的一部分与一第三错误侦测码之位元的一部分组合以产生一第一最终错误侦测信号之位元的一部分；一第二错误侦测码产生器，其产生一用于该第一位元结构模式中之该第一资料之该2n个位元的较低n个位元之第二错误侦测码，且将该第二错误侦测码之位元的一部分与一第四错误侦测码之位元的一部分组合以产生该第一最终错误侦测信号之位元的除该部分之外的剩余位元；一第三错误侦测码产生器，其产生该第一位元结构模式中之该第二资料之该2n个位元的较高n个位元及用于该第二位元结构模式中之该第二资料之该n个位元的该第三错误侦测码，且将该第三错误侦测码之位元的除该部分之外的剩余位元与该第一错误侦测码之位元的除该部分之外的剩余位元组合以产生一第二最终错误侦测信号之位元的一部分；及一第四错误侦测码产生器，其产生用于该第一位元结构模式中之该第二资料之该2n个位元的较低n个位元之该第四错误侦测码，且将该第四错误侦测码之位元的除该部分之外的剩余位元与该第二错误侦测码之位元的除该部分之外的剩余位元组合以产生该第二最终错误侦测信号之位元的除该部分之外的剩余位元。如请求项26之半导体记忆体装置，其中该第一错误侦测码产生器包括：一第一错误侦测码产生电路，其产生该第一位元结构模式中之该第一资料之该2n个位元的较高n个位元，及用于该第二位元结构模式中之该第一资料之该n个位元的该第一错误侦测码之2m个位元；及一第一组合电路，其将该第一错误侦测码之2m个位元的较高m个位元与该第三错误侦测码之该2m个位元的较高m个位元组合以产生该第一最终错误侦测信号之较高m个位元。如请求项27之半导体记忆体装置，其中该第二错误侦测码产生器包括：一第二错误侦测码产生电路，其产生用于该第一位元结构模式中之该第一资料之该2n个位元的较低n个位元之该第二错误侦测码之2m个位元；及一第二组合电路，其将该第二错误侦测码之2m个位元的较高m个位元与该第四错误侦测码之2m个位元的较高m个位元组合以产生该第一最终错误侦测信号之较低m个位元。如请求项28之半导体记忆体装置，其中该第三错误侦测码产生器包括：一第三错误侦测码产生电路，其产生该第一位元结构模式中之该第二资料之该2n个位元的较高n个位元，及用于该第二位元结构模式中之该第二资料之该n个位元的该第三错误侦测码之2m个位元；及一第三组合电路，其将该第三错误侦测码之2m个位元的较低m个位元与该第一错误侦测码之2m个位元的较低m个位元组合以产生该第二最终错误侦测信号之较高m个位元。如请求项29之半导体记忆体装置，其中该第四错误侦测码产生器包括：一第四错误侦测码产生电路，其产生用于该第一位元结构模式中之该第二资料之该2n个位元的较低n个位元之该第四错误侦测码之2m个位元；及一第四组合电路，其将该第四错误侦测码之2m个位元的较低m个位元与该第二错误侦测码之2m个位元的较低m个位元组合以产生该第二最终错误侦测信号之较低m个位元。如请求项26之半导体记忆体装置，其进一步包括：一第一并列-串列转换器，其将该第一位元结构模式中之该第一资料之该2n个位元及该第一最终错误侦测信号之2m个位元转换为串列资料并输出该串列资料，且将该第二位元结构模式中之该第一资料之n个位元及该第一最终错误侦测信号之m个位元转换为串列资料并输出该串列资料；及一第二并列-串列转换器，其将该第一位元结构模式中之该第二资料之该2n个位元及该第二最终错误侦测信号之2m个位元转换为串列资料且输出该串列资料。如请求项30之半导体记忆体装置，其进一步包括：一第五错误侦测码产生器，其产生该第一位元结构模式中之该第一资料之该2n个位元的该较高n个位元，及一用于该第二位元结构模式中之该第一资料之该n个位元的第五错误侦测码，且将该第五错误侦测码之位元的一部分与一第七错误侦测码之位元的一部分组合以产生该第一最终错误侦测信号之位元的另一部分；一第六错误侦测码产生器，其产生一用于该第一位元结构模式中之该第一资料之该2n个位元的该较低n个位元之第六错误侦测码，且将该第六错误侦测码之位元的一部分与一第八错误侦测码之位元的一部分组合以产生该第一最终错误侦测信号之位元的除该另一部分之外的剩余位元；一第七错误侦测码产生器，其产生该第一位元结构模式中之该第二资料之该2n个位元的该较高n个位元，及用于该第二位元结构模式中之该第二资料之该n个位元的该第七错误侦测码，且将该第七错误侦测码之位元的除该部分之外的剩余位元与该第五错误侦测码之位元的除该部分之外的剩余位元组合以产生该第二最终错误侦测信号之位元的另一部分；及一第八错误侦测码产生器，其产生用于该第一位元结构模式中之该第二资料之该2n个位元的该较低n个位元之该第八错误侦测码，且将该第八错误侦测码之位元的除该部分之外的剩余位元与该第六错误侦测码之位元的除该部分之外的剩余位元组合以产生该第二最终错误侦测信号之位元的除该另一部分之外的剩余位元。如请求项32之半导体记忆体装置，其中该第一至该第八错误侦测码产生器之每一者系基于一循环冗余检查码，该第一至该第四错误侦测码产生器之每一者有一具有一相同的第一错误侦测码产生多项式之第一XOR电路，且该第五至该第八错误侦测码产生器之每一者有一具有一不同于该第一错误侦测码产生多项式之相同的第二错误侦测码产生多项式之第二XOR电路。如请求项33之半导体记忆体装置，其进一步包括：一控制器，其用于周期性地且交替地致能该第一至该第四错误侦测码产生器，及该第五至该第八错误侦测码产生器。如请求项32之半导体记忆体装置，其进一步包括：复数个衬垫，其配置于一外部资料内部控制(ODIC)衬垫结构中，该第一、该第二、该第五及该第六错误侦测码产生器系邻近于一输出该第一资料及该第一最终错误侦测信号之第一资料衬垫而安置，且该第三、该第四、该第七及该第八错误侦测码产生器系邻近于一输出该第二资料及该第二最终错误侦测信号之第二资料衬垫而安置。如请求项26之半导体记忆体装置，其进一步包括：一第五错误侦测码产生器，其产生该第一位元结构模式中之在外部施加之第三资料的2n个位元之较高n个位元，及一用于该第二位元结构模式中之该在外部施加之第三资料的n个位元之第五错误侦测码，且将该第五错误侦测码之位元的一部分与一第七错误侦测码之位元的一部分组合以产生一第三最终错误侦测信号之位元的一部分；一第六错误侦测码产生器，其产生一用于该第一位元结构模式中之该在外部施加之第三资料的该2n个位元之较低n个位元的第六错误侦测码，且将该第六错误侦测码之位元的一部分与一第八错误侦测码之位元的一部分组合以产生该第三最终错误侦测信号之位元的除该部分之外的剩余位元；一第七错误侦测码产生器，其产生该第一位元结构模式中之在外部施加之第四资料的2n个位元之较高n个位元，及用于该第二位元结构模式中之该在外部施加之第四资料的n个位元之该第七错误侦测码，且将该第七错误侦测码之位元的除该部分之外的剩余位元与该第五错误侦测码之位元的除该部分之外的剩余位元组合以产生一第四最终错误侦测信号之位元的一部分；一第八错误侦测码产生器，其产生用于该第一位元结构模式中之该在外部施加之第四资料的该2n个位元之较低n个位元的该第八错误侦测码，且将该第八错误侦测码之位元的除该部分之外的剩余位元与该第六错误侦测码之位元的除该部分之外的剩余位元组合以产生该第四最终错误侦测信号之位元的除该部分之外的剩余位元；及一错误侦测器，其将该第三最终错误侦测信号与一在外部施加之第三最终错误侦测信号比较，且将该第四最终错误侦测信号与一在外部施加之第四最终错误侦测信号比较以产生一错误侦测信号。如请求项36之半导体记忆体装置，其进一步包括：一第一串列-并列转换器，其将该第一位元结构模式中之该在外部施加之第三资料的该2n个位元及该第三最终错误侦测信号之2m个位元转换为并列资料并输出该并列资料，且将该第二位元结构模式中之该在外部施加之第三资料的该n个位元及该第三最终错误侦测信号之m个位元转换为并列资料并输出该并列资料；及一第二串列-并列转换器，其将该第一位元结构模式中之该在外部施加之第四资料的该2n个位元及该第四最终错误侦测信号之2m个位元转换为并列资料且输出该并列资料。一种记忆体系统，其包括：如请求项1之半导体记忆体装置；及一记忆体控制器，其包含一第三错误侦测码产生器，其产生一用于自该半导体记忆体装置输出之该第一资料的第三错误侦测码，且将该第三错误侦测码之位元的一部分与一第四错误侦测码之位元的一部分组合以产生一第三最终错误侦测信号；一第四错误侦测码产生器，其产生用于自该半导体记忆体装置输出之该第二资料的该第四错误侦测码，且将该第四错误侦测码之位元的除该部分之外的剩余位元与该第三错误侦测码之位元的除该部分之外的剩余位元组合以产生一第四最终错误侦测信号；及一错误侦测器，其将自该半导体记忆体装置输出之该第一最终错误侦测信号与该第三最终错误侦测信号比较，且将自该半导体记忆体装置输出之该第二最终错误侦测信号与该第四最终错误侦测信号比较以产生一错误侦测信号。如请求项38之记忆体系统，其中该第一至该第四错误侦测码产生器之每一者系基于一循环冗余检查码，该第一及该第三错误侦测码产生器之每一者有一具有一相同的第一错误侦测码产生多项式之第一XOR电路，且该第二及该第四错误侦测码产生器之每一者有一具有一不同于该第一错误侦测码产生多项式之相同的第二错误侦测码产生多项式之第二XOR电路。一种记忆体系统，其包括：如请求项26之半导体记忆体装置；及一记忆体控制器，其包含一第五错误侦测码产生器，其产生该第一位元结构模式中之自该半导体记忆体装置输出之该第一资料的2n个位元之该较高n个位元，及一用于该第二位元结构模式中之自该半导体记忆体装置输出之该第一资料的该n个位元之第五错误侦测码，且将该第五错误侦测码之位元的一部分与一第七错误侦测码之位元的一部分组合以产生一第三最终错误侦测信号之位元的一部分；一第六错误侦测码产生器，其产生一用于该第一位元结构模式中之该第一资料之该2n个位元的该较低n个位元之第六错误侦测码，且将该第六错误侦测码之位元的一部分与一第八错误侦测码之位元的一部分组合以产生该第三最终错误侦测信号之位元的除该部分之外的剩余位元；一第七错误侦测码产生器，其产生该第一位元结构模式中之自该半导体记忆体装置输出之该第二资料的该2n个位元之该较高n个位元，及用于该第二位元结构模式中之该第二资料之该n个位元的该第七错误侦测码，且将该第七错误侦测码之位元的除该部分之外的剩余位元与该第五错误侦测码之位元的除该部分之外的剩余位元组合以产生一第四最终错误侦测信号之位元的一部分；一第八错误侦测码产生器，其产生用于该第一位元结构模式中之该第二资料之该2n个位元的该较低n个位元之该第八错误侦测码，且将该第八错误侦测码之位元的除该部分之外的剩余位元与该第六错误侦测码之位元的除该部分之外的剩余位元组合以产生该第四最终错误侦测信号之位元的除该部分之外的剩余位元；及一错误侦测信号产生器，其比较自该半导体记忆体装置输出之该第一至该第四最终错误侦测信号以产生一错误侦测信号。如请求项40之记忆体系统，其中该第一至该第八错误侦测码产生器之每一者系基于一循环冗余检查码，该第一及该第五错误侦测码产生器之每一者有一具有一相同的第一错误侦测码产生多项式之第一XOR电路，该第二及该第六错误侦测码产生器之每一者有一具有一相同的第二错误侦测码产生多项式之第二XOR电路，该第三及该第七错误侦测码产生器之每一者有一具有一相同的第三错误侦测码产生多项式之第三XOR电路，且该第四及该第八错误侦测码产生器之每一者有一具有一相同的第四错误侦测码产生多项式之第四XOR电路。一种资料收发系统，其包括：一资料传输器；及一资料接收器，其中该资料传输器包含：一第一错误侦测码产生器，其产生一用于第一资料之2n个位元之较高n个位元的第一错误侦测码，且将该第一错误侦测码之位元的一部分与一第三错误侦测码之位元的一部分组合以产生一第一最终错误侦测信号之位元的一部分；一第二错误侦测码产生器，其产生一用于该第一资料之该2n个位元之较低n个位元的第二错误侦测码，且将该第二错误侦测码之位元的一部分与一第四错误侦测码之位元的一部分组合以产生该第一最终错误侦测信号之位元的除该部分之外的剩余位元；一第三错误侦测码产生器，其产生用于第二资料之2n个位元之较高n个位元的该第三错误侦测码，且将该第三错误侦测码之位元的除该部分之外的剩余位元与该第一错误侦测码之位元的除该部分之外的剩余位元组合以产生一第二最终错误侦测信号之位元的一部分；及一第四错误侦测码产生器，其产生一用于该第二资料之该2n个位元之较低n个位元的第四错误侦测码，且将该第四错误侦测码之位元的除该部分之外的剩余位元与该第二错误侦测码之位元的除该部分之外的剩余位元组合以产生该第二最终错误侦测信号之位元的除该部分之外的剩余位元，该资料传输器输出以2n个位元为单位之该第一与该第二资料及该第一与该第二最终错误侦测信号，且其中该资料接收器包括：一第五错误侦测码产生器，其产生一用于该第一资料之该2n个位元之该较高n个位元的第五错误侦测码，且将该第五错误侦测码之位元的一部分与一第七错误侦测码之位元的一部分组合以产生一第三最终错误侦测信号之位元的一部分；一第六错误侦测码产生器，其产生一用于该第一资料之该2n个位元之该较低n个位元的第六错误侦测码，且将该第六错误侦测码之位元的一部分与一第八错误侦测码之位元的一部分组合以产生该第三最终错误侦测信号之位元的除该部分之外的剩余位元；一第七错误侦测码产生器，其产生用于该第二资料之该2n个位元之该较高n个位元的该第七错误侦测码，且将该第七错误侦测码之位元的除该部分之外的剩余位元与该第五错误侦测码之位元的除该部分之外的剩余位元组合以产生一第四最终错误侦测信号之位元的一部分；一第八错误侦测码产生器，其产生用于该第二资料之该2n个位元之该较低n个位元的该第八错误侦测码，且将该第八错误侦测码之位元的除该部分之外的剩余位元与该第六错误侦测码之位元的除该部分之外的剩余位元组合以产生该第四最终错误侦测信号之位元的除该部分之外的剩余位元；及一错误侦测信号产生器，其比较该第一至该第四最终错误侦测信号以产生一错误侦测信号。如请求项42之资料收发系统，其中该第一至该第八错误侦测码产生器之每一者系基于一循环冗余检查码，该第一及该第五错误侦测码产生器之每一者有一具有一相同的第一错误侦测码产生多项式之第一XOR电路，该第二及该第六错误侦测码产生器之每一者有一具有一相同的第二错误侦测码产生多项式之第二XOR电路，该第三及该第七错误侦测码产生器之每一者有一具有一相同的第三错误侦测码产生多项式之第三XOR电路，且该第四及该第八错误侦测码产生器之每一者有一具有一相同的第四错误侦测码产生多项式之第四XOR电路。 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