一种RS纠错码解码器中的伴随式计算电路

摘要

本实用新型提供一种RS纠错码解码器中的伴随式计算电路，该伴随式计算电路包括：数据存储器，至少包括2t个内存地址，用于存储2t个数据单元；乘法器，用于依次将从数据存储器读出的第i个内存地址的数据单元与αi相乘，以获取相乘结果，其中i为整数，1≤i≤2t；加法器，用于依次将相乘结果与输入到伴随式计算电路的N个码字中的第j+1个码字rN-1-j相加，以获取相加结果，并将相加结果保存至数据存储器的第i个内存地址，其中j为对数据存储器的全部2t个内存地址进行读取的次数，j为整数，1≤j≤N-1。通过以上设置，本实用新型的RS纠错码解码器中的伴随式计算电路具有运算速度快、电路结构简单、操作方便的优点。

主权项

一种RS纠错码解码器中的伴随式计算电路，其中RS纠错码的码字长度为N，用于纠正t个错误码字数目，对应的迦罗华域元素是α，其特征在于，所述RS纠错码解码器中的伴随式计算电路包括：数据存储器，至少包括2t个内存地址，用于存储2t个数据单元；乘法器，用于依次将从所述数据存储器读出的第i个内存地址的数据单元与αi相乘，以获取相乘结果，其中i为整数，1≤i≤2t；加法器，用于依次将所述相乘结果与输入到所述伴随式计算电路的N个码字中的第j+1个码字rN 1 j相加，以获取相加结果，并将所述相加结果保存至所述数据存储器的第i个内存地址，其中j为对所述数据存储器的全部2t个内存地址进行读取的次数，j为整数，1≤j≤N 1。