| 主权项 |
一种以同步于一外部时脉方式操作之同步记忆体装置，其包含：一延迟锁相回路(DLL)，其用于执行一相位更新以产生一锁定状态之一DLL时脉，并在该锁定状态下以一较小延迟量来实施该相位更新；及一控制单元，其用于在该锁定状态被一外部变化破坏时控制及重设该DLL，其中该DLL包括一接收复数个讯号并侦测该等讯号之间的相位差之相位比较器，并藉由使用来自该相位比较器之输出讯号来执行一相位更新，且其中该控制单元回应于该相位比较器之该等输出讯号来控制该DLL之该重设操作。一种延迟锁相回路(DLL)电路，其包含：一时脉缓冲器，其用于对一外部时脉讯号进行缓冲，并输出一内部时脉讯号；一相位延迟及控制单元，其用于接收该内部时脉讯号，并延迟该内部时脉讯号之一相位，以提供一经延迟之内部时脉讯号；一延迟复制模型化单元，其用于用一记忆体内之一时脉讯号之延迟因子，使该相位延迟及控制单元之输出讯号模型化，并提供经模型化之讯号作为反馈时脉讯号；一相位比较器，其用于接收并比较该内部时脉讯号与该等反馈时脉讯号之每一者，并侦测该等讯号之间的一相位差，以输出侦测讯号及控制讯号；一模式产生器，其用于回应于该等控制讯号产生一相位更新模式讯号，以控制该相位延迟及控制单元之一相位延迟；及一DLL控制器，其用于回应于该等侦测讯号提供一重设讯号，以控制该DLL之操作。如请求项2之DLL电路，其进一步包含：一时脉产生器，其用于产生一通知一相位更新周期之一开始之第一时脉，及一通知该相位更新周期之一结束之第二时脉；一工作周期校正(DCC)单元，其在一相位更新完成且一锁定资讯讯号被启动时由该锁定资讯讯号予以启用，且用于校正并输出该相位延迟及控制单元之该等输出时脉讯号之工作脉波；及一输出缓冲器，其用于接收来自一记忆体核心之资料，并以同步于该DCC单元之一输出讯号方式将该资料输出至一资料输出垫。如请求项2之DLL电路，其中该相位比较器包括一侦测器，该侦测器侦测并输出该内部时脉讯号与该等反馈时脉讯号之每一者之间的一相位差，以监测在该DLL处于一锁定状态时由于诸如从一外部部件所输入之一时脉循环时间(tCK)或电源电压之一突然变化之一外部因子而发生之该相位差。如请求项4之DLL电路，其中该侦测器包括：一第一侦测器，其用于输出一第一侦测讯号，以基于该内部时脉讯号之一上升边缘来判断该等反馈时脉讯号之其中之一之一上升边缘是否在两个单位延迟内；及一第二侦测器，其用于输出一第二侦测讯号，以基于该等反馈时脉讯号之一上升边缘来判断该内部时脉讯号之该上升边缘是否在该两个单位延迟内。如请求项4之DLL电路，其中该相位比较器产生以下讯号作为该等控制讯号：一第一控制讯号，其基于该内部时脉讯号之该上升边缘，来指示该等反馈时脉讯号之其中之一之该上升边缘居先还是落后，一第二控制讯号，其基于该内部时脉讯号之该上升边缘，来表示该等反馈时脉讯号之其中之一之该上升边缘是否在四个单位延迟内，一第三控制讯号，其基于该内部时脉讯号之该上升边缘，来表示该等反馈时脉讯号之其中之一之该上升边缘是否在一个单位延迟内，一第四控制讯号，其基于该内部时脉讯号之一下降边缘，来指示该等反馈时脉讯号之其中之一之一下降边缘居先还是落后；一第五控制讯号，其基于该内部时脉讯号之该下降边缘，来表示该等反馈时脉讯号之其中之一之该下降边缘是否在四个单位延迟内，及一第六控制讯号，其基于该内部时脉讯号之该下降边缘，来表示该等反馈时脉讯号之该下降边缘是否在该一个单位延迟内。如请求项6之DLL电路，其中该模式产生器包括：一快速结束讯号输出单元，其用于回应于该第一及该第二控制讯号或该第四及该第五控制讯号，而输出一上升快速结束讯号或一下降快速结束讯号，该上升快速结束讯号或该下降快速结束讯号经启动以使该相位延迟及控制单元之一相位一次移位两个单位延迟，而不是一次移位四个单位延迟；及一锁定讯号输出单元，其用于回应于该第三控制讯号或该第六控制讯号而输出一上升快速结束讯号或下降快速结束讯号，该上升快速结束讯号或下降快速结束讯号经启动以在为精细校正对该一个单位延迟进行进一步除法运算后，使该相位延迟及控制单元之该相位移位，而不是一次移位该两个单位延迟。如请求项7之DLL电路，其中该锁定讯号输出单元包括：一第一反相器，其用于反相并输出该重设讯号；一第一PMOS电晶体，其用于回应于该第一反相器之一输出讯号来控制一电源电压之施加；一第二PMOS电晶体，其用于回应于该上升锁定讯号或该下降锁定讯号来控制该电源电压之施加；一第三PMOS电晶体，其用于回应于一第一时脉来控制该电源电压之施加；一第一NMOS电晶体，其用于回应于该第一时脉来控制一接地电压之施加；一第二NMOS电晶体，其用于回应于该第三控制讯号或该第六控制讯号来控制该接地电压之施加；一第二反相器，其用于反相并输出该第三控制讯号或该第六控制讯号；一第一正反器(F/F)，其中该第二反相器之一输出讯号经接收为一资料输入，该第一时脉经接收为一时脉输入，且该重设讯号经接收为一重设输入；一第三NMOS电晶体，其用于回应于该第一F/F之一输出讯号来控制来自该第二及该第三PMOS电晶体之该电源电压的施加，或来自该等第一及该第二NMOS电晶体之该接地电压之施加；及一第一锁存器，其用于保存来自该第一PMOS电晶体之该电源电压之一逻辑值、或来自该第二及该第三PMOS电晶体以及该第三NMOS电晶体之该电源电压之一逻辑值、或来自该等第一至第三NMOS电晶体之该接地电压之一逻辑值，并将该经保存之逻辑值作为该上升锁定讯号或该下降锁定讯号予以输出。如请求项7之DLL电路，其中该快速结束讯号输出单元包括：一第四PMOS电晶体，其用于回应于该重设讯号之一经反相之讯号来控制该电源电压之施加；一第四NMOS电晶体，其用于回应于该上升锁定讯号或该下降锁定讯号来控制该接地电压之施加；一第五NMOS电晶体，其用于回应于一第一时脉来控制一接地电压之施加；一第六NMOS电晶体，其用于回应于该第二控制讯号或该第五控制讯号来控制该接地电压之施加；一第七NMOS电晶体，其用于回应于该第一控制讯号或该第四控制讯号来控制该接地电压之施加；一第三反相器，其用于反相并输出该第二控制讯号或该第五控制讯号；一第二F/F，其中该第三反相器之一输出讯号经接收为一资料输入，该第一时脉经接收为一时脉输入，且该重设讯号经接收为一重设输入；一第八NMOS电晶体，其用于回应于该第二F/F之一输出讯号来控制该接地电压之施加；及一第二锁存器，其用于保存来自该第四PMOS电晶体之该电源电压之一逻辑值，或来自该第四NMOS电晶体之该接地电压之一逻辑值，或来自该等第五至第七NMOS电晶体之该接地电压之一逻辑值，或来自该第五、该第六及该第八NMOS电晶体之该接地电压之一逻辑值，并将该经保存之逻辑值作为该上升快速结束讯号或该下降快速结束讯号予以输出。如请求项9之DLL电路，其中一锁定资讯讯号系在该上升锁定讯号及该下降锁定讯号均被启动时被予以启动。如请求项10之DLL电路，其中该DLL控制器包括：一外部DLL控制器，其用于接收自外部提供之一自刷新资讯讯号、一供电资讯讯号、一DLL重设讯号及一DLL撤销讯号，并提供一外部重设讯号以控制该DLL之操作；一内部DLL控制器，其用于在该锁定资讯讯号经启动且一第二时脉经触发时，回应于一第一及一第二侦测讯号来输出一内部重设讯号，以控制该DLL之该操作；及一重设讯号输出单元，其用于接收该外部重设讯号及该内部重设讯号，并将一输出讯号作为重设讯号予以输出。如请求项11之DLL电路，其中该外部DLL控制器包括：一第一反相器，其用于反相并输出该自刷新资讯讯号；一第二反相器，其用于反相并输出该第一反相器之一输出讯号；一第三反相器，其用于反相并输出该供电资讯讯号；一第四反相器，其用于反相并输出该DLL重设讯号；一第五反相器，其用于反相并输出该DLL撤销讯号；一第一NOR闸，其用于对该第二反相器之一输出讯号与该第三反相器之一输出讯号进行NOR运算并输出；一第一NAND闸，其用于逻辑组合并输出该第一NOR闸之一输出讯号与该第四及该第五反相器之输出讯号；一第六反相器，其用于反相并输出该第一NAND闸之一输出讯号；及一第七反相器，其用于使该第六反相器之一输出讯号反相，并将一经反相之讯号作为该外部重设讯号予以输出。如请求项11之DLL电路，其中该内部DLL控制器包括：一第八反相器，其用于反相并输出该锁定资讯讯号；一第九反相器，其用于反相并输出该锁定资讯讯号；一第一PMOS电晶体，其用于回应于该第八反相器之一输出讯号来控制该电源电压之施加；一第一NMOS电晶体，其用于回应于该第九反相器之一输出讯号来控制该接地电压之施加；一第二NMOS电晶体，其用于回应于该第二时脉来控制该接地电压之施加；一第二NAND闸，其用于逻辑组合并输出该第一侦测讯号与该第二侦测讯号；一第三NMOS电晶体，其用于回应于该第二NAND闸之一输出讯号来控制该接地电压之施加；及一锁存器，其用于保存来自该第一PMOS电晶体之该电源电压之一逻辑值、或来自该等第一至第三NMOS电晶体之该接地电压之一逻辑值，并将该经保存之值作为该内部重设讯号予以输出。如请求项11之DLL电路，其中该重设讯号输出单元包括：一第二NOR闸，其用于逻辑组合并输出该内部重设讯号与该外部重设讯号；及一第十反相器，其用于使该第二NOR闸之一输出讯号反相，并将一经反相之讯号作为该重设讯号予以输出。 |
