| 主权项 |
1.一种模拟包含组合逻辑与状态逻辑之一逻辑设 计之方法,该方法包含以下步骤: 使用分离的图形元件来代表该组合逻辑与该状态 逻辑;与 将模拟该逻辑设计各部份之电脑程式码与代表该 组合逻辑之一图形元件和代表该状态逻辑之一图 形元件相结合。 2.如申请专利范围第1项之方法,进一步包含: 对该图形元件执行一错误检查来确定一单一图形 元件是否代表组合逻辑与状态逻辑两者;与 如果该单一图形元件代表组合逻辑与状态逻辑两 者,则发出一错误讯息。 3.如申请专利范围第1项之方法,进一步包含: 产生一中间程式码来模拟该逻辑设计;与 从该中间程式码来产生该电脑程式码。 4.如申请专利范围第1项之方法,其中该电脑程式码 包含C++与Verilog其中一种。 5.如申请专利范围第4项之方法,其中如果该电脑程 式码包含C++,则该方法进一步包含透过以周期为基 础之模拟器来执行该程式码而提供该逻辑设计运 作的模拟。 6.如申请专利范围第4项之方法,其中如果该电脑程 式码包含Verilog,则该方法进一步包含透过事件躯 动模拟器来执行该程式码而提供该逻辑设计运作 的模拟。 7.如申请专利范围第1项之方法,进一步包含: 根据该图形元件来产生该逻辑设计之一拓朴; 从该拓朴取得时钟领域;与 根据该时钟领域来产生该电脑程式码。 8.如申请专利范围第7项之方法,进一步包含: 根据该逻辑锥来将该电脑程式码分割成片段;与 分开编译该片段。 9.如申请专利范围第1项之方法,其中状态元件包含 于一段时间区间内维持一特定逻辑状态之元件且 组合逻辑元件包含将两个或更多状态结合以产生 一输出之元件。 10.如申请专利范围第1项之方法,其中该图形元件 包含区块图。 11.一种电脑可读取媒体,以储存可执行指令来模拟 包含组合逻辑与状态逻辑之一逻辑设计,该指令致 使一机器来使用分离的图形元件来代表该组合逻 辑与该状态逻辑;与 将模拟该逻辑设计各部份之电脑程式码与代表该 组合逻辑之一图形元件和代表该状态逻辑之一图 形元件相结合。 12.如申请专利范围第11项之电脑可读取媒体,进一 步包含指令来引起该机器来: 对该图形元件执行一错误检查来确定一单一图形 元件是否代表组合逻辑与状态逻辑两者;与 如果该单一图形元件代表组合逻辑与状态逻辑两 者,则发出一错误讯息。 13.如申请专利范围第11项之电脑可读取媒体,进一 步包含指令来引起该机器来: 产生一中间程式码来模拟该逻辑设计;与 从该中间程式码来产生该电脑程式码。 14.如申请专利范围第11项之电脑可读取媒体,其中 该电脑程式码包含C++与Verilog其中一种。 15.如申请专利范围第14项之电脑可读取媒体,其中 如果该电脑程式码包含C++,则该物品进一步包含引 起该机器来透过以周期为基础之模拟器来执行该 程式码而提供该逻辑设计运作模拟的指令。 16.如申请专利范围第14项之电脑可读取媒体,其中 如果该电脑程式码包含Verilog,则该物品进一步包 含引起该机器来透过事件驱动模拟器来执行该程 式码而提供该逻辑设计运作模拟的指令。 17.如申请专利范围第11项之电脑可读取媒体,进一 步包含指令来引起该机器来: 根据该图形元件来产生该逻辑设计之一拓朴; 从该拓朴取得时钟领域;与 根据该时钟领域来产生该电脑程式码。 18.如申请专利范围第17项之电脑可读取媒体,进一 步包含指令来引起该机器来: 根据该逻辑锥将该电脑程式码分割成片段;与 分开编译该片段。 19.如申请专利范围第11项之电脑可读取媒体,其中 状态元件包含于一段时间区间内维持一特定逻辑 状态之元件且组合逻辑元件包含将两个或更多状 态结合以产生一输出之元件。 20.如申请专利范围第11项之电脑可读取媒体,其中 该图形元件包含区块图。 21.一种模拟包含组合逻辑与状态逻辑之一逻辑设 计之装置该装置包含: 储存可执行指令之一记忆体;与 一处理器,其执行该指令以: 使用分离的图形元件来代表该组合逻辑与该状态 逻辑;与 将模拟该逻辑设计各部份之电脑程式码与代表该 组合逻辑之一图形元件和代表该状态逻辑之一图 形元件相结合。 22.如申请专利范围第21项之装置,其中该处理器执 行该指令以: 对该图形元件执行一错误检查来确定一单一图形 元件是否代表组合逻辑与状态逻辑两者;与 如果该单一图形元件代表组合逻辑与状态逻辑两 者则发出一错误讯息。 23.如申请专利范围第21项之装置,其中该处理器执 行该指令以: 产生一中间程式码来模拟该逻辑设计;与 从该中间程式码来产生该电脑程式码。 24.如申请专利范围第21项之装置,其中该电脑程式 码包含C++与Verilog其中一种。 25.如申请专利范围第24项之装置,其中如果该电脑 程式码包含C++,则该装置进一步包含执行指令以引 起该机器透过以周期为基础之模拟器来执行该程 式码而提供该逻辑设计运作的模拟。 26.如申请专利范围第24项之装置,其中如果该电脑 程式码包含Verilog,则该装置进一步包含执行指令 以引起该机器透过事件驱动模拟器来执行该程式 码而提供该逻辑设计运作的模拟。 27.如申请专利范围第21项之装置,其中该处理器执 行该指令以: 根据该图形元件来产生该逻辑设计之一拓朴; 从该拓朴取得时钟领域;与 根据该时钟领域来产生该电脑程式码。 28.如申请专利范围第27项之装置,其中该处理器执 行该指令以: 根据该逻辑锥来将该电脑程式码分割成片段;与 分开编译该片段。 29.如申请专利范围第21项之装置,其中状态元件包 含于一段时间区间内维持一特定逻辑状态之元件 且组合逻辑元件包含将两个或更多状态结合以产 生一输出之元件。 30.如申请专利范围第21项之装置,其中该图形元件 包含区块图。 图式简单说明: 图1为显示用于逻辑设计模拟程式码之产生程序的 流程图。 图2为包含个别状态与组合元件之另一逻辑设计的 区块图。 图3为包含状态与组合元件之另一逻辑设计的区块 图。 图4显示一逻辑锥。 图5显示逻辑设计的时钟领域。 图6为包含状态与组合元件之另一逻辑设计的区块 图。 图7为图1程序可在其上执行之电脑系统的区块图 。 |
