一种适合亚深毫微米工艺中耐高压的静电放电保护器件及其应用

摘要

本发明提出一种半导体集成电路(IC)工业中防静电的一种保护网络，即适合亚深毫微米工艺中耐高压的静电放电保护器件。更确切地说，在低压(LV)完全硅金属化亚深毫微米工艺中为从电源(VDD或VSS)线和IO管脚之间或两条有着不同电位的电源线之间的静电放电防护而设计的耐高压静电放电保护组件。使用传统的CMOS集成电路生产工艺，诸如离子注入和光刻步骤，就形成了一种串联的NPMos：将Pmos源端连接到VDD电源并将串联的Nmos漏端连接到IO管脚，一种耐高压的静电放电保护(HV_ESD)就此得以形成，该设置不仅保护了内部环路，而且不受两个节点上的电压差和上电下电所产生的后果的干扰，并且这一设置也可用于热插拔之需，这就意味着在电源开启状态下插入这样的装置，就不会介入任何明显的瞬态漏电流。

主权项

一种静电放电(ESD)保护设置，利用一种由P+/N-/P+/P-/N+构成击穿路径的结构，该路径在电源VDD或VSS和IO管脚之间形成或在两个具有相同或不同运行电压的不同电源之间形成。