半导体集成电路

摘要

本发明提供一种半导体集成电路，采用可实现高制造成品率的有源模式下的偏压技术，并减少在有源模式下的信号处理的动作功耗和信号延迟量的变动。用与CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS相同的制造工艺制造附加电容电路(CC1)的附加PMOS(Qp4)、附加NMOS(Qn4)。在电源布线(Vdd_M)与N阱(N_Well)之间连接附加PMOS(Qp4)的栅极电容，在接地布线(Vss_M)与P阱(P_Well)之间连接附加NMOS(Qn4)的栅极电容。电源布线(Vdd_M)的噪声通过栅极电容(Cqp04)而传递到N阱(N_Well)，接地布线(Vss_M)的噪声通过栅极电容(Cqn04)而传递到P阱(P_Well)。能够降低CMOS电路(STC1)、(STC2)、(STC3)的PMOS、NMOS的源极阱之间的衬底偏压的噪声变动。

主权项

一种半导体集成电路，包括处理输入信号的CMOS电路、和用与上述CMOS电路相同的制造工艺制造出的附加电容电路，上述CMOS电路包括具有N阱的PMOS和具有P阱的NMOS，上述附加电容电路包括具有N阱的附加PMOS和具有P阱的附加NMOS，上述CMOS电路的上述PMOS的源极和上述附加电容电路的上述附加PMOS的源极电连接在第一工作电压布线上，上述CMOS电路的上述NMOS的源极和上述附加电容电路的上述附加NMOS的源极电连接在第二工作电压布线上，对上述N阱可供给PMOS衬底偏压，对上述P阱可供给NMOS衬底偏压，上述附加电容电路的上述附加PMOS的栅电极电连接在上述N阱上，上述附加电容电路的上述附加NMOS的栅电极电连接在上述P阱上，在上述第一工作电压布线与上述N阱之间，至少并联连接有位于上述附加电容电路的上述附加PMOS的上述源极与上述栅电极之间的源极栅极重叠电容、和位于上述附加电容电路的上述附加PMOS的上述源极与上述N阱之间的源极·阱耦合电容，在上述第二工作电压布线与上述P阱之间至少并联连接有位于上述附加电容电路的上述附加NMOS的上述源极与上述栅电极之间的源极栅极重叠电容、和位于上述附加电容电路的上述附加NMOS的上述源极与上述P阱之间的源极·阱耦合电容。