非易失性电荷俘获存储器件和逻辑CMOS器件的集成器件

摘要

本发明所公开的半导体结构和方法形成相同。半导体结构包括一个衬底，具有非易失性俘获电荷存储器件倾向于第一区域和一个逻辑器件倾向于第二区域。俘获电荷介质堆可能会形成以后形成阱和沟道的逻辑器件。可避免HF前频清除和SC1清除来提高非易失性俘获电荷存储器件阻挡层的质量。非易失性俘获电荷器件。阻挡层可能热氧化或氮化MOS逻辑栅阻挡层时被热氧化或氮化以增加阻挡层密度。利用多层衬底高压逻辑器件的源漏注入并阻碍非易失性电荷俘获存储器件硅化合金。

主权项

1.一种构成半导体结构的方法，其特征在于，包含：在半导体衬底第一区域注入第一种掺杂剂以形成一个PMOS晶体管N型阱；以及在形成PMOS晶体管N型阱后的半导体衬底第二区域上方形成非易失性俘获电荷介质堆栈，非易失性俘获电荷介质堆栈包括电荷俘获层上的阻挡层，形成在半导体衬底上的隧穿层上。