| 主权项 |
2.如申请专利范围第1项之方法,其中该矽基底系为一矽覆绝缘(silicon-on-insulator, SOI)基板或一单晶矽基板。3.如申请专利范围第1项之方法,其中该记忆阵列区之该矽基底表面另包含有一P型井(P-well)。4.如申请专利范围第3项之方法,其中掺杂区域系为一埋藏式N型(buried N+)掺杂区。5.如申请专利范围第1项之方法,其中该介电层系为一ONO(oxidized-siliconnitride-silicon oxide)介电层。6.如申请专利范围第1项之方法,其中该浮动闸极系由掺杂多晶矽(dopedpoly silicon)所构成。7.如申请专利范围第1项之方法,其中在完成该自行对准源极(SAS)蚀刻制程之后,另须利用该SAS的罩幕(mask)来进行一第二离子布植制程。8.如申请专利范围第1项之方法,其中该沟渠式快闪记忆体单元的写入(program)以及抹除(erase)的操作均系利用福乐汉诺隧穿(Fowler Nordheim tunneling)效应来完成。9.一种沟渠式快闪记忆体单元(trenchedflash memory cell)的制作方法,该制作方法包含有下列步骤:提供一矽基底,且该矽基底表面已定义有一记忆阵列区以及一周边电路区;进行一浅沟隔离(STI)制程,以于该矽基底中形成复数个浅沟隔离,并于该矽基底表面形成复数个由各该浅沟隔离所隔离且呈阵列排列的主动区域;对该记忆阵列区上之该矽基底进行一第一离子布植制程,以形成一掺杂区域;于该矽基底表面形成一绝缘层;进行一第一黄光暨蚀刻制程(PEP),蚀刻部分之该绝缘层以及该矽基底,以于各该主动区域中分别形成二不相邻之沟渠;于各该沟渠之内壁表面依序形成一通道氧化层以及该沟渠式快闪记忆体单元之浮置闸极;于各该浮置闸极表面形成一介电层;于该矽基底表面形成一掺杂多晶矽层,并填满各该沟渠;进行一第二黄光暨蚀刻制程,蚀刻部分之该掺杂多晶矽层,以于该周边电路区上形成复数个闸极,并于该记忆阵列区上形成复数条字元线(word line),且各该主动区域均有二不相邻之该字元线跨过,而每一该字元线跨越各该浮置闸极上方的部份即相对构成该沟渠式快闪记忆体单元的控制闸极;进行一自行对准源极(SAS)蚀刻制程,蚀刻各该主动区域上之二该控制闸极间的该绝缘层,直至该掺杂区域表面,以使该二控制闸极间之该掺杂区域形成一共用源极,并蚀刻各该共用源极间之各该浅沟隔离直至该矽基底表面;于各该字元线周围形成复数个侧壁子;以及进行一自行对准矽化物(salicide)制程,以于该控制闸极表面形成一金属矽化物,并于各该共用源极表面以及各该共用源极间之该矽基底表面形成复数条相连接的金属矽化物,构成位元线(bit line);其中各该主动区域中未形成有该二控制闸极以及该共用源极的该掺杂区域即为该沟渠式快门记忆体单元的汲极。10.如申请专利范围第9项之方法,其中该矽基底系为一矽覆绝缘(SOI)基板或一单晶矽基板。11.如申请专利范围第9项之方法,其中该记忆阵列区之该矽基底表面另包含有一P型井(P-well)。12.如申请专利范围第9项之方法,其中掺杂区域系为一是埋藏式N型(buried N+)掺杂区。13.如申请专利范围第9项之方法,其中该介电层系为一ONO介电层。14.如申请专利范围第9项之方法,其中该控制闸极系由掺杂多晶矽所构成。15.如申请专利范围第9项之方法,其中在完成该自行对准源极(SAS)蚀刻制程之后,另须利用该SAS的罩幕(mask)来进行一第二离子布植制程。16.如申请专利范围第9项之方法,其中该沟渠式快闪记忆体单元的写入以及抹除的操作均系利用福乐汉诺隧穿(F/N tunneling)效应来完成。图式简单说明:图一为习知快闪记忆体单元的剖面结构示意图。图二为本发明之沟渠式快闪记忆体单元的剖面结构示意图。图三为图二之沟渠式快闪记忆体单元的结构顶视图。图四至图十一为本发明制作一沟渠式快闪记忆体单元的方法示意图。 |
