| 主权项 |
1.一种具多模测试之系统晶片之测试方法,其方法 步骤包含: 输入一第一控制讯号至该系统晶片内之一测试模 式控制单元,以决定一存活测试模式,并输出一第 二控制讯号至一多工器,以控制该多工器作多路传 输的动作,及输出一第三控制讯号至一内部电路单 元,以抑制该内部电路单元输出一内部电路讯号; 根据该第二控制讯号,经由多路传输来撷取一测试 程式; 根据该存活测试程式,执行测试动作,读取该系统 晶片内之一内部暂存器之一暂存値,以作为一第一 输出讯号; 传输该第一输出讯号至一通用输入/输出单元,且 该通用输入/输出单元连结至一测试机台;以及 该测试机台比对该第一输出讯号。 2.如申请专利范围第1项所述之具有多模测试之系 统晶片之测试方法,其中该存活测试程式系由该系 统晶片内之一记忆存取单元中撷取出来,系为一内 部测试程式。 3.如申请专利范围第2项所述之具有多模测试之系 统晶片之测试方法,该记忆存取单元包含一第一记 忆装置及一第二记忆装置。 4.如申请专利范围第3项所述之具有多模测试之系 统晶片之测试方法,其中该第一记忆装置为一唯读 记忆体。 5.如申请专利范围第3项所述之具有多模测试之系 统晶片之测试方法,其中该第二记忆装置系为一随 机存取记忆体。 6.如申请专利范围第3项所述之具有多模测试之系 统晶片之测试方法,其中该第二记忆装置系用以储 存该系统晶片内之一中央处理单元运作所产生之 一运作资料。 7.如申请专利范围第3项所述之具多模测试之系统 晶片之测试方法,其中该存活测试程式系由该第一 记忆装置中撷取出来。 8.如申请专利范围第2项所述之具有多模测试之系 统晶片之测试方法,其中根据该存活测试程式,撷 取由该通用输入/输出单元所输入之一第二输入讯 号,以更进一步地提供该第一输出讯号。 9.如申请专利范围第8项所述之具有多模测试之系 统晶片的之测试方法,其中该第二输入讯号可以系 一内部暂存器位址、该暂存値或一控制该内部测 试程式执行流程的参数。 10.如申请专利范围第1项所述之具有多模测试之系 统晶片之测试方法,其中该存活测试程式系由该系 统晶片外部所撷取出来,系为一外部测试程式。 11.如申请专利范围第1项所述之具有多模测试之系 统晶片之测试方法,其中该测试机台利用一期望値 来比对该第一输出讯号。 12.如申请专利范围第1项所述之具有多模测试之系 统晶片之测试方法,其中该内部电路讯号系该内部 电路单元内之一连续讯号。 13.如申请专利范围第11项所述之具有多模测试之 系统晶片之测试方法,其中该连续讯号可以系一时 脉讯号或一电路讯号。 14.如申请专利范围第1项所述之具有多模测试之系 统晶片之测试方法,其中该测试机台系在执行存活 测试程式的过程中不断地比对该第一输出讯号。 15.如申请专利范围第1项所述之具有多模测试之系 统晶片之测试方法,其中该存活测试程式系由该系 统晶片内之一中央处理单元来执行。 16.如申请专利范围第1项所述之具有多模测试之系 统晶片之测试方法,其中执行该存活测试程式系透 过该系统晶片内之一滙流排来进行传输工作。 17.一种具多模测试之系统晶片之测试方法,其方法 步骤包含: 输入一第一控制讯号至该系统晶片内之一测试模 式控制单元,以决定一测试模式,并输出一第二控 制讯号至一多工器,以进行多路传输的动作,及输 出一第三控制讯号至一内部电路单元; 根据该第二控制讯号,经由多路传输来撷取一存活 测试程式; 根据该存活测试程式,执行测试动作,读取该内部 电路单元内之一内部电路讯号; 传输该内部电路讯号至该系统晶片所连结之一测 试机台;以及 该测试机台比对并量测该内部电路讯号。 18.如申请专利范围第17项所述之具有多模测试之 系统晶片之测试方法,其中该存活测试程式系由该 系统晶片内之一记忆存取单元中撷取出来,系为一 内部测试程式。 19.如申请专利范围第18项所述之具有多模测试之 系统晶片之测试方法,该记忆存取单元包含一第一 记忆装置及一第二记忆装置。 20.如申请专利范围第19项所述之具有多模测试之 系统晶片之测试方法,其中该第一记忆装置为一唯 读记忆体。 21.如申请专利范围第19项所述之具有多模测试之 系统晶片之测试方法,其中该第二记忆装置系为一 随机存取记忆体。 22.如申请专利范围第19项所述之具有多模测试之 系统晶片之测试方法,其中该第二记忆装置系用以 储存该系统晶片内之一中央处理单元运作所产生 之一运作资料。 23.如申请专利范围第19项所述之具多模测试之系 统晶片之测试方法,其中该存活测试程式系由该第 一记忆装置中撷取出来。 24.如申请专利范围第17项所述之具有多模测试之 系统晶片之测试方法,其中根据该存活测试程式, 读取一内部暂存器之一暂存値,以作为一第一输出 讯号。 25.如申请专利范围第24项所述之具有多模测试之 系统晶片之测试方法,该第一输出讯号系由该系统 晶片内之一通用输入/输出端所输出。 26.如申请专利范围第25项所述之具有多模测试之 系统晶片之测试方法,该通用输入/输出端包含一 第一通用输入/输出端及一第二通用输入/输出端 。 27.如申请专利范围第26项所述之具有多模测试之 系统晶片之测试方法,该第一输出讯号系由该第一 通用输入/输出端所输出。 28.如申请专利范围第24项所述之具有多模测试之 系统晶片之测试方法,其中根据该存活测试程式, 撷取由该系统晶片之一通用输入/输出单元所输入 之一第二输入讯号,以更进一步地提供该第一输出 讯号。 29.如申请专利范围第28项所述之具有多模测试之 系统晶片的之测试方法,其中该第二输入讯号系为 该内部暂存器位址、该暂存値或一控制该测试程 式执行流程的参数。 30.如申请专利范围第24项所述之具有多模测试之 系统晶片之测试方法,该系统晶片透过该通用输入 /输出端所连结之该测试机台,将该第一输出讯号 输出至该测试机台,以进一步地进行比对。 31.如申请专利范围第30项所述之具有多模测试之 系统晶片之测试方法,该测试机台利用一期望値来 比对该第一输出讯号。 32.如申请专利范围第17项所述之具有多模测试之 系统晶片之测试方法,其中该存活测试程式系由该 系统晶片外部所撷取出来,系为一外部测试程式。 33.如申请专利范围第17项所述之具有多模测试之 系统晶片之测试方法,其中该测试机台系利用一期 望値来比对或量测该内部电路讯号。 34.如申请专利范围第17项所述之具有多模测试之 系统晶片之测试方法,其中该内部电路讯号系该内 部电路单元内之一连续讯号。 35.如申请专利范围第34项所述之具有多模测试之 系统晶片之测试方法,其中该连续讯号可以系一时 脉讯号或一电路讯号。 36.如申请专利范围第17项所述之具有多模测试之 系统晶片之测试方法,其中该测试程式系由该系统 晶片内之一中央处理单元来执行。 37.如申请专利范围第17项所述之具有多模测试之 系统晶片之测试方法,其中执行该测试程式系透过 该系统晶片内之一滙流排来进行传输工作。 38.一种具多模测试之系统晶片,该系统晶片包含: 一测试模式控制单元; 一多工器,其连结于该测试模式控制单元,根据该 测试模式控制单元所输入之一第二控制讯号,来作 多路传输的工作,来选择一测试程式的来源; 一中央处理单元,其连结于该多工器,根据该多工 器所提供之该测试程式,来执行测试动作; 一记忆存取单元,其连结于该中央处理单元,用以 储存该中央处理单元运作所产生之一运作资料,及 提供该中央处理单元运作所需要之一系统资料; 一内部电路单元,其连结于该中央处理单元,根据 该测试模式控制单元所输入之一第三控制讯号,来 控制该内部电路单元内之一内部电路讯号之输出 动作,以提供一第二输出讯号,来作比对与量测之 用;以及 一通用输入/输出单元,其连结于该中央处理单元, 根据该中央处理单元之控制,输出一第一输出讯号 ,来作比对之用。 39.如申请专利范围第38项所述之具多模测试之系 统晶片,其中该记忆存取单元进一步地包含一第一 记忆装置及一第二记忆装置。 40.如申请专利范围第39项所述之具多模测试之系 统晶片,其中该第一记忆装置提供该测试程式,以 作为一内部测试程式,给该多工器作选择。 41.如申请专利范围第39项所述之具多模测试之系 统晶片,其中该第一记忆装置系一唯读记忆体。 42.如申请专利范围第39项所述之具多模测试之系 统晶片,其中该第二记忆装置储存该中央处理单元 运作所产生之运作资料。 43.如申请专利范围第39项所述之具有多模测试之 系统晶片,其中该第二记忆装置系为一随机存取记 忆体。 44.如申请专利范围第38项所述之具有多模测试之 系统晶片,其中该通用输入/输出单元进一步地包 含一第一通用输入/输出端及一第二通用输入/输 出端。 45.如申请专利范围第44项所述之具多模测试之系 统晶片,其中该第一输出讯号透过该第一通用输入 /输出端来输出。 46.如申请专利范围第44项所述之具多模测试之系 统晶片,其中该第二通用输入/输出端自该系统晶 片外部撷取一第二输入讯号至该中央处理单元,以 辅助该中央处理单元进行测试动作。 47.如申请专利范围第46项所述之具多模测试之系 统晶片,其中该第二输入讯号可以系一内部暂存器 位址、该暂存値或一控制该内部测试程式执行流 程的参数。 48.如申请专利范围第38项所述之具多模测试之系 统晶片,其中该内部电路讯号可以系一时脉讯号或 一电路讯号。 49.如申请专利范围第38项所述之具有多模测试之 系统晶片,其中该存活测试程式系为一外部测试程 式,系由该系统晶片外部所撷取。 图式简单说明: 第一图系为本发明之具多模测试之系统晶片之示 意图; 第二图系为本发明第一实施例之内部测试模式之 流程图; 第三图系为本发明第二实施例之外部测试模式之 流程图; 第四图系为本发明第三实施例之混合测试模式之 流程图; 第五图系为本发明第四实施例之内部测试与观察 模式之流程图; 第六图系为本发明第五实施例之外部测试与观察 模式之流程图; 第七图系为本发明第六实施例之混合测试与观察 模式之流程图。 |
