一种维特比译码器及用于维特比译码器的加比选单元电路

摘要

本发明涉及一种维特比译码器以及其中的加比选单元电路的改进，本发明在确定加比选单元的位宽的基础上提出一种改进的ACS电路，从而减小维特比译码器硬件实现面积以及加比选单元关键路径的延迟时间；可以有效地解决PM值溢出问题，并且能普遍适用于Viterbi的并行/串行/混合型结构。本发明公开的维特比译码器，包括顺序处理接收到的数据的分支度量单元BMU、加比选单元ACS、幸存路径存储器和回溯单元TBU，以及将所述ACS选出的PM值在后继的步骤中再送回ACS单元的路径度量存储单元，在所述加比选单元ACS后端设置最高位积累单元。加比选单元电路，包括顺序处理输入数据的两个加法器A、B、比较器CMP、和多路选择器MUX，各个加法器的最高位单独处理的进位处理逻辑电路A和B、以及简单逻辑电路。

主权项

1. 一种维特比译码器，包括顺序处理接收到的数据的分支度量单元BMU(21)、加比选单元ACS(22)、幸存路径存储器(24)、和回溯单元TBU(23)，以及将所述ACS(22)选出的路径度量(PM)值在后继的步骤中再送回ACS(22)单元的路径度量存储单元(25)，其特征在于，在所述加比选单元ACS(22)后端设置用来进行网格图中每一列的所有2m-1个节点PM值的最高位与操作、将上一列的所有2m-1个状态的最高位都搜集全之后将本列的溢出控制位over_bit位输出的最高位积累单元，在所述加比选单元ACS(22)中还包括将各个加法器的最高位单独处理的两个进位处理逻辑电路(45A)和(45B)、以及简单逻辑电路(46)；所述进位处理逻辑电路(45A)的输入有三个，分别是网格图中上一列相应状态的进位输出c_out、本状态的加法器(41A)进位输出add_c1和上一列的溢出控制位over_bit，输出有两个，分别为本时刻的最高位输出c1和该状态PM值溢出标志位over1，其输入输出的逻辑关系为：c1＝c_out&over_blt+add_c1；over1＝c_out&over_bit&add_c1；所述进位处理逻辑电路(45B)的输入有三个，分别是网格图中上一列另一个相应状态的进位输出c_out、本状态的加法器(41B)进位输出add_c2和上列的溢出控制位over_bit，输出有两个，分别为本时刻的最高位输出c2和该状态PM值溢出标志位over2，其输入输出的逻辑关系为：c2＝c_out&over_bit+add_c2；over2＝c_out&over_bit&add_c2。