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Es wird eine Architektur für einen integrierten Schaltkreischip zur Verfügung gestellt, die ein effizientes Testen von mehreren in der Architektur des integrierten Chips enthaltenen Kernen erlaubt. Insbesondere ermöglicht der bereitgestellte Ansatz, dass die Testzeit und die Anzahl von benötigen Eingabe-/Ausgabe-Testpins nahezu unabhängig von der Anzahl der in dem Mehrkern-Chip beinhalteten Kerne ist. Die präsentierten Ausführungsformen stellen eine Architektur eines Mehrkern-Chips bereit, welche es erlaubt, Eingabedaten parallel an die mehreren Kerne zu liefern, um die mehreren Kerne gleichzeitig zu testen und die resultierenden mehreren Testausgaben auf dem Chip zu analysieren. Als ein Ergebns dieser Analyse können manche Ausführungsformen eine Angabe für solche Kerne, die den Test nicht erfolgreich bestanden haben, auf dem Chip speichern.
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