| 主权项 |
1.一种Kickback电压抑制电路,包括:一H-bridge功率电 晶体组、二高速比较器、二逻辑电路、二控制电 路;该H-bridge功率电晶体组设有四输入控制端、二 输出驱动端、一电源端、一接地端,该高速比较器 设有一正输入端、一负输入端与一输出端,该控制 电路设有至少一逻辑输入端、一逻辑输出端,该逻 辑电路设有至少一逻辑输入端、一逻辑输出端; 该H-bridge功率电晶体组,包括:四功率电晶体、四二 极体;该些功率电晶体分别以该二功率电晶体串接 的方式连结后,再以并联结构连结之,而在该些功 率电晶体的两端则分别对应连接该些二极体;该些 功率电晶体的另一端则分别对应连接至该些输入 控制端,而该些功率电晶体串接连结之二串接点则 分别对应连接至该二输出驱动端; 在该H-bridge功率电晶体组的两侧,则分别对应设置 该一输出驱动端,并在该侧之上方与下方均设置该 一输入控制端;该H-bridge功率电晶体组的两侧,则分 别对应设置该一控制电路、该一高速比较器、该 一逻辑电路; 该Kickback电压抑制电路是以回授连接的方式,分别 在该H-bridge功率电晶体组的两侧,来各自形成对应 之一回授回路;该回授回路,是将该H-bridge功率电晶 体组一侧之该H-bridge功率电晶体组的该一输出驱 动端、该一高速比较器、该一逻辑电路与该H- bridge功率电晶体组下方的该一输入控制端依序连 接成一回路; 该H-bridge功率电晶体组的该电源端,均连接至该些 高速比较器的该负输入端;分别在该H-bridge功率电 晶体组的两侧,同一侧边之该H-bridge功率电晶体组 的该输出驱动端则连接至所对应之该高速比较器 的该正输入端,该高速比较器的该输出端则连接至 所对应之该逻辑电路的该一逻辑输入端,该逻辑电 路的该逻辑输出端则对应连接至该H-bridge功率电 晶体组下方之该输入控制端,该控制电路的该逻辑 输出端则对应连接至该H-bridge功率电晶体组上方 之该输入控制端; 该H-bridge功率电晶体组的该电源端更设置有一电 容,该电容的两端则分别连接于该电源端与该接地 端;该电源端更设置有一萧特基二极体,该萧特基 二极体的两端则分别连接于该电源端与系统电源; 该H-bridge功率电晶体组的该二输出驱动端之间则 设置有一负载。 2.一种Kickback电压抑制电路,包括:一H-bridge功率电 晶体组、一高速比较器、二逻辑电路、二控制电 路;该H-bridge功率电晶体组设有四输入控制端、二 输出驱动端、一电源端、一接地端,该高速比较器 设有二正输入端、一负输入端与二输出端,该控制 电路设有至少一逻辑输入端、一逻辑输出端,该逻 辑电路设有至少一逻辑输入端、一逻辑输出端; 该H-bridge功率电晶体组,包括:四功率电晶体、四二 极体;该些功率电晶体分别以该二功率电晶体串接 的方式连结后,再以并联结构连结之,而在该些功 率电晶体的两端则分别对应连接该些二极体;该些 功率电晶体的另一端则分别对应连接至该些输入 控制端,而该些功率电晶体串接连结之二串接点则 分别对应连接至该二输出驱动端; 在该H-bridge功率电晶体组的两侧,则分别对应设置 该一输出驱动端,并在该侧之上方与下方均设置该 一输入控制端;该H-bridge功率电晶体组的两侧,则分 别对应设置该一控制电路、该一逻辑电路; 该H-bridge功率电晶体组的该电源端,则连接至该高 速比较器的该负输入端,该二输出驱动端则分别对 应连接至该高速比较器的该二正输入端;该高速比 较器的该二输出端则分别对应连接至该二逻辑电 路的该一逻辑输入端,该二逻辑电路的该逻辑输出 端则分别对应连接至同一侧边之该H-bridge功率电 晶体组下方的该二输入控制端,该控制电路的该逻 辑输出端则对应连接至同一侧边之该H-bridge功率 电晶体组上方之该输入控制端; 该Kickback电压抑制电路是以回授连接的方式,分别 在该H-bridge功率电晶体组的两侧,来各自形成对应 之一回授路;该回授路,是将该H-bridge功率电晶 体组一侧之该H-bridge功率电晶体组的该一输出驱 动端、该高速比较器、该一逻辑电路与该H-bridge 功率电晶体组下方的该一输入控制端依序连接成 一路; 该H-bridge功率电晶体组的该电源端更设置有一电 容,该电容的两端则分别连接于该电源端与该接地 端;该电源端更设置有一萧特基二极体,该萧特基 二极体的两端则分别连接于该电源端与系统电源; 该H-bridge功率电晶体组的该二输出驱动端之间则 设置有一负载。 3.如申请专利范围第2项所述之Kickback电压抑制电 路,其中该高速比较器,更包括:一限流模组、一电 压调整模组、一检测模组、一高压模组、一偏压 模组与一输出开关模组,更设有一内部接地端、一 输出致能端; 该限流模组的输出则连接至该电压调整模组,该电 压调整模组的输出则连接至该检测模组,该检测模 组的输出则连接至该高压模组,该高压模组的输出 则分别连接至该偏压模组与该输出开关模组; 该高速比较器的该二正输入端、该一负输入端则 连接至该限流模组,该输出开关模组的输出则连接 至该二输出端;该偏压模组与该输出开关模组的电 路地端则均连结至该内部接地端,该输出致能端则 连接至该输出开关模组。 4.如申请专利范围第3项所述之Kickback电压抑制电 路,其中该限流模组,则包含有并列设置的电阻,用 来限制由外接输入所提供之电流; 该电压调整模组,则包含有并列设置的三个二极体 串联结构,用来设定输入失真调整电压; 该些二极体串联结构中,则包含二种由不同数量之 复数个二极体串联所形成之串联结构; 该检测模组,则包含有并列设置的电晶体,该些电 晶体是以共基结构做连结,用来检测Kickback电压; 该高压模组,则是使用电晶体来组成,该些电晶体 是以共闸结构做连结,用来保护电路中元件可以在 高压下工作; 该偏压模组,是以电晶体之电流镜偏压结构,来提 供该高速比较器所需之偏压电流; 该输出开关模组,则包含有并列设置的开关结构; 该些开关结构,则均是以电晶体并联电阻与二极体 之串联结构,电晶体的另一端则与该输出致能端做 连结。 图式简单说明: 第一图 系习用Kickback电压抑制电路之电路结构图; 第二图 系习用Kickback电压抑制电路之工作原理示 意图(一); 第三图 系习用Kickback电压抑制电路之工作原理示 意图(二); 第四图 系习用Kickback电压抑制电路之工作原理示 意图(三); 第五图 系本创作之实施例一之电路结构图; 第六图 系本创作之实施例一之电路脚位图; 第七图 系本创作之实施例二之电路结构图; 第八图 系本创作之实施例二之电路脚位图; 第九图 系本创作之高速比较器之电路结构图; 第十图 系本创作之高速比较器中二极体串联结构 之电路结构图; 第十一图 系习用Kickback电压抑制电路之电压波形 图(一); 第十二图 系习用Kickback电压抑制电路之电压波形 图(二); 第十三图 系本创作之实施例二之电压波形图。 |
