| 主权项 |
1.一种用于一成像装置之像素单元,其包含: 一光感测器,其自一捕获之影像产生一信号,该光 感测器形成在一矽基板之一上部;及 一氧化层,其系提供于该光感测器上方,该氧化层 与该矽基板之上部定义一栅格介面。 2.如请求项1之像素单元,其中该栅格介面系一半矩 形栅格。 3.如请求项2之像素单元,其中该半矩形栅格之一周 期系在大约100 nm至大约1000 nm之一范围内。 4.如请求项3之像素单元,其中该栅格具有一340 nm的 周期。 5.如请求项2之像素单元,其中该半矩形栅格之一深 度系在大约10 nm至大约250 nm之一范围内。 6.如请求项5之像素单元,其中该栅格具有一100 nm的 深度。 7.如请求项1之像素单元,其中该栅格介面系一炫耀 栅格。 8.如请求项7之像素单元,其中该炫耀栅格之一周期 系在大约100 nm至大约1000 nm之一范围内。 9.如请求项7之像素单元,其中该炫耀栅格包含具有 一第一深度与第二深度之沟渠。 10.如请求项9之像素单元,其中该等第一与第二深 度之一深度系在大约10 nm至大约250 nm之一范围内 。 11.如请求项1之像素单元,其中该光感测器系一光 二极体。 12.如请求项11之像素单元,其中该光感测器系一具 有第一与第二掺杂区域之光二极体。 13.如请求项12之像素单元,其中该第一掺杂区域系 一p型区域。 14.如请求项13之像素单元,其中该第二掺杂区域系 一n型区域。 15.如请求项11之像素单元,其中该光感测器系一梢 式光二极体。 16.如请求项1之像素单元,其进一步包含一位于该 氧化层上方之材料层。 17.如请求项16之像素单元,其中该材料层与该氧化 层定义一第二栅格介面。 18.如请求项16之像素单元,其中该材料层系一四乙 基正矽酸盐(TEOS)层。 19.如请求项18之像素单元,其进一步包含一位于该 TEOS层上方之硼磷矽玻璃(BPSG)层。 20.一种积体电路,其包含: 一像素单元阵列,其用于捕获一影像,该阵列之至 少一像素单元包含: 一矽基板,其具有形成于其中之一光感测器,及位 于该光感测器上方之复数个沟渠,其中自至少一沟 渠之起始处至一相邻的沟渠之起始处所量测的一 距离约340 nm,以及该至少一沟渠具有约100 nm之一深 度;及 一氧化层,其系提供于该复数个沟渠内且位于该复 数个沟渠上方。 21.如请求项20之积体电路,其中至少一沟渠具有实 质上一半矩形之形状。 22.如请求项20之积体电路,其中至少一.沟渠具有一 炫耀形状。 23.如请求项22之积体电路,其中一第一侧壁区域具 有一第一深度、一第二侧壁区域具有一第二深度, 及一第三侧壁区域具有一第三深度。 24.如请求项23之积体电路,其中该等第一、第二及 第三深度系在大约10 nm至大约250 nm之一范围内。 25.如请求项20之积体电路,其中该光感测器系一光 二极体。 26.如请求项25之积体电路,其中该光二极体系一梢 式光二极体。 27.一种影像处理系统,其包含: 一处理器; 一成像装置,其系耦合于该处理器,该成像装置包 含一含复数个像素单元之成像阵列,至少一像素单 元包含: 一光感测器,其形成在具有一第一折射率之一矽基 板之一上部,及 一氧化层,其具有相异于该第一折射率之一第二折 射率且提供于该光感测器上方以致使该氧化层与 该光感测器具有一栅格介面,该栅格介面在该氧化 层与该光感测器之间形成一混合折射率而可以防 止入射光撞击该介面之反射;及 读出电路,其系位于该半导体基板内,该读出电路 提供来自该光感测器之信号。 28.如请求项27之影像处理系统,其中该栅格介面系 一半矩形栅格。 29.如请求项27之影像处理系统,其中该栅格介面系 一炫耀栅格。 30.如请求项27之影像处理系统,其中该像素单元进 一步包含位于该氧化层上方之一材料层。 31.如请求项27之影像处理系统,其中该光感测器系 一光二极体。 32.如请求项27之影像处理系统,其中该光感测器系 一梢式光二极体。 33.一种形成一像素单元之方法,该方法包含以下步 骤: 在一矽基板内一光感测器专用的一区域上方形成 复数个沟渠;及 在该复数个沟渠内且在该复数个沟渠上方提供一 氧化层,以在该氧化层与该复数个沟渠之间形成一 栅格介面。 34.如请求项33之方法,其进一步包含在该矽基板内 、该专用区域内形成一光感测器之步骤。 35.如请求项34之方法,其中形成一光感测器之该步 骤包含采用p型与n型掺杂剂来掺杂该矽基板之步 骤。 36.如请求项35之方法,其中该掺杂步骤可获得一梢 式光二极体。 37.如请求项33之方法,其中藉由蚀刻该矽基板来形 成该等复数个沟渠。 38.如请求项37之方法,其中藉由反应性离子蚀刻来 执行该矽基板之该蚀刻。 39.如请求项37之方法,其中藉由化学蚀刻来执行该 矽基板之该蚀刻。 40.如请求项33之方法,其中藉由在该矽基板上方提 供一光阻图案来形成该等复数个沟渠,且形成复数 个矽柱体。 41.如请求项40之方法,其中藉由磊晶生长形成该等 复数个矽柱体。 42.如请求项33之方法,其中所形成的该等复数个沟 渠之形状实质上为一半矩形。 43.如请求项33之方法,其中所形成的该等复数个沟 渠中至少一个具有一在大约10 nm至大约250 nm之一 范围内之预定深度。 44.如请求项33之方法,其中该栅格介面之一预定周 期系在大约100 nm至大约1000 nm之一范围内。 45.如请求项33之方法,其中所形成的该等复数个沟 渠之至少一沟渠具有至少三个侧壁区域以定义该 氧化层与该基板之间之一炫耀栅格介面。 46.一种积体电路,其包含: 一像素单元阵列,该阵列之至少一像素单元包含: 电荷产生区域,其包含: 一第一复数个沟渠,其形成在该电荷产生区域之一 上部, 一第一材料层,其形成在该第一复数个沟渠内以及 在该第一复数个沟渠上,以便产生一混合介面而能 防止入射光撞击在该介面之反射,及 一第二材料层,其在该第一材料层内以及在该第一 材料层上; 一第一电荷收集区域; 一第二电荷收集区域,其用于接收自该第一电荷收 集区域之电荷,该第二电荷收集区域形成在该半导 体基板内;及 一闸极,其电性耦合该第一与第二电荷收集区域, 该闸极形成在该半导体基板上。 47.如请求项46之积体电路,其中该等沟渠具有实质 上一半矩形的截面形状。 48.如请求项46之积体电路,其中该等沟渠具有约340 nm之一周期以及约100 nm之一深度。 49.如请求项46之积体电路,其中该等沟渠为每一入 射光之波长具有一预定的周期与一预定的深度。 图式简单说明: 图1说明一CMOS成像器晶粒之方块图; 图2说明一传统像素单元之局部断面图; 图3说明依据本发明之一范例性具体实施例所构造 之一像素单元之局部断面图; 图4说明图3之像素单元之光敏区域之一放大部分; 图5A与5B系说明依据形成一栅格介面之基底之沟渠 之深度及该栅格介面之周期变化之反射百分比之 曲线图; 图6至8说明图4之光敏区域之制造阶段; 图9说明依据本发明之一第二范例性具体实施例所 构造之一像素单元之局部断面图; 图10与11说明依据本发明之一第三范例性具体实施 例所构造之一像素单元之局部断面图; 图12说明依据本发明之一第四范例性具体实施例 所构造之一像素单元之局部断面图;及 图13系依据本发明之一范例性具体实施例所构造 之一处理器系统之示意图。 |
