近板排序逻辑电路

摘要

本发明提供了支持在外部数据板和存储器阵列之间数据交换所需的转换操作的技术和电路。在写通路中，该转换操作可以包括锁闭和汇编从单个数据板上所顺序接收到的多个位的数据，基于访问模式的类型(例如，交错或顺序)将这些数据重新排序，以及基于正被访问的存储体位置的芯片组织状态(例如，x4、x8、或x16)来执行扰乱操作。在读通路中，可以执行类似的操作(以倒转的顺序)，以汇编将从设备中被读出的数据。

主权项

1.一种存储设备，包括：一个或多个存储器阵列；多个数据板；输入/输出(I/O)缓存级，其具有板逻辑电路以用于接收将被写入到所述存储器阵列的多位数据及以用于把多位数据顺序输出到所述多个板上，其中，N位数据在外部时钟信号的单个周期中被接收和传输；以及重新排序逻辑电路，其由具有外部时钟信号一半或更小的频率的核心时钟信号所驱动，并且被构造用于，在将所述N位数据写入所述一个或多个存储器阵列之前或在把N位数据顺序输出到所述多个板上之前，至少部分基于突发数据传输类型，对在每个数据板上都接收到的N位数据重新排序。