发明名称 自动执行至少一指令集的方法
摘要 本发明揭露一种自动执行至少一指令集的方法,用以沟通一主机与至少一具有复数个不同大小暂存器之周边装置。该主机包含有一储存装置,一主机处理器,一主机控制器,以及一无须额外处理器帮忙的指令解译器。该方法包含有:利用该主机处理器于该储存装置中建立该指令集;利用该主机处理器来触发该指令解译器从该储存装置直接读取该指令集;以及利用该指令解译器来执行该指令集以控制该主机控制器存取该周边装置中该复数个暂存器。
申请公布号 TWI292532 申请公布日期 2008.01.11
申请号 TW094138419 申请日期 2005.11.02
申请人 联发科技股份有限公司 发明人 陈展辉;郑宇伦
分类号 G06F13/14(2006.01) 主分类号 G06F13/14(2006.01)
代理机构 代理人 许锺迪 台北县永和市福和路389号5楼
主权项 1.一种自动执行至少一指令集(command set)的方法,用 以沟通一主机以及至少一具有复数个不同大小暂 存器之周边装置,该主机包含有一储存装置,一主 机处理器,一主机控制器,以及一无须额外处理器 辅助之指令解译器(command interpreter),该方法包含有 : 利用该主机处理器于该储存装置建立该指令集; 利用该主机处理器来触发该指令解译器以直接从 该储存装置读取该指令集;以及 利用该指令解译器来处理该指令集以控制该主机 控制器存取该周边装置中该复数个暂存器。 2.如申请专利范围第1项所述之方法,其中该周边装 置系为一ATA/ATAPI装置,以及该主机控制器系为一ATA /ATAPI控制器。 3.如申请专利范围第1项所述之方法,其中该指令集 包含有一指令码,以及该方法包含有: 利用该指令解译器来计时该指令码的执行时间,其 中当该指令码的执行时间到达一预定时间时,该指 令解译器会放弃执行(abort)该指令码的操作。 4.如申请专利范围第1项所述之方法,其另包含有: 利用该指令解译器来执行一指令码以指出该指令 集之结尾。 5.如申请专利范围第1项所述之方法,其中该指令集 包含有一指令码,以及该方法另包含有: 利用该指令解译器来执行该指令码以驱动该主机 控制器侦测来自该周边装置之一讯号的状态是否 改变。 6.如申请专利范围第5项所述之方法,其中该讯号系 为一INTRQ。 7.如申请专利范围第6项所述之方法,其中该指令解 译器可以决定是否要将该INTRQ传递至该主机处理 器。 8.如申请专利范围第1项所述之方法,其中该指令集 包含有复数个指令码,以及该方法另包含有: 利用该指令解译器来执行一指令码以评估该周边 装置中一暂存器的内容,其中该暂存器的内容系由 另一指令码所设定,以及如果该暂存器的内容符合 一预定条件,放弃执行(abort)该指令码之下一个指 令码。 9.一种自动执行至少一指令集的方法,用以于一主 机以及至少一周边装置之间传递资料,该主机包含 有一储存装置,一主机处理器,一不需要额外处理 器辅助的主机控制器,以及一指令解译器(command interpreter),该方法包含有: 利用该主机处理器于该储存装置中建立该指令集; 利用该主机处理器来触发该指令解译器直接从该 储存装置中读取该指令码; 利用该指令解译器对该主机控制器指定每次传输 资料区块的大小;以及 利用该指令解译器来执行该指令集以触发该主机 控制器启动该主机以及该周边装置之间一资料传 递。 10.如申请专利范围第9项所述之方法,其中该指令 集包含有一指令码,以及该指令码系用来指出每一 次资料传输时之资料区块的大小。 11.如申请专利范围第9项所述之方法,其中该指令 集包含有一指令码,以及每一次资料传输时之资料 区块的大小系经由利用该指令解译器执行该指令 码来读取该周边装置而获得。 12.如申请专利范围第9项所述之方法,其中该指令 集包含有复数个指令码,以及该方法另包含有: 利用该指令解译器来执行一指令码以检测对应于 先前执行之指令码之一剩余资料大小是否符合一 预定条件。 13.如申请专利范围第12项所述之方法,其中若符合 该预定条件,该指令解译器停止执行下一个指令码 。 14.如申请专利范围第12项所述之方法,其中后续指 令码之执行顺序系由该指令码的检测结果来决定 。 15.如申请专利范围第9项所述之方法,其中该周边 装置系为一ATA/ATAPI装置,以及该主机控制器系为一 ATA/ATAPI控制器。 16.如申请专利范围第9项所述之方法,其中该指令 集包含有一指令码,以及该方法另包含有: 利用该指令解译器来执行该指令码以设定一计时 器(timer),以及若该计时器在没有该主机处理器介 入之下逾时,该指令解译器会停止执行该资料传输 。 图式简单说明: 第1图为习知电子系统的示意图。 第2图为习知DMA资料传输的流程图。 第3图为习知非资料传输或是PIO资料传输的流程图 。 第4图为本发明电子系统之一实施例的功能方块图 。 第5图为本发明指令集中指令码的对照表。 第6图以及第7图为第4图所示之指令解译器的运作 流程图。
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