| 摘要 |
Die vorliegende Erfindung betrifft einen digitalen Phasendetektor (PD) sowie ein Verfahren zur digitalen Phasendetektion, wie sie insbesondere z.B. in einem so genannten Phasenregelkreis ("phase locked loop") verwendet werden können. Gemäß der Erfindung wird ein digitales Phasendetektionssignal (PD_OUT) gewonnen, welches die Phasenlage eines Eingangstaktsignals (PD_IN) bezüglich eines höherfrequenten Abtasttaktsignals (CK) angibt. Um hierbei die Einschränkung der Phasenauflösung aufgrund einer begrenzten Leistungsfähigkeit, insbsondere begrenzter Geschwindigkeit der elektronischen Komponenten einer Abtasteinrichtung (14) zu überwinden, wird ein neuartiges Konzept verwendet, bei welchem das Abtasttaktsignal (CK) nicht unmittelbar zum Abtasten (14) herangezogen wird, sondern zuvor einer digital einstellbaren Phasenverschiebung (12) unterworfen wird. Es entsteht ein "Hilfs-Abtasttaktsignal" (CK<1:8>). Die Abtastung (14) liefert einen ersten, höherwertigen digitalen Anteil (OUT1<9:0>) des Phasendetektionssignals (PD_OUT). Basierend auf einer Auswertung dieses ersten digitalen Anteils (OUT1<9:0>) wird eine Phasenverschiebung (12) vorgenommen und ein zweiter digitaler Anteil (OUT2<12:0>) des Phasendetektionssignals (PD_OUT) erzeugt. Das Hilfs-Abtasttaktsignal (CK<1:8>) ist hierbei in Schritten einstellbar, die jeweils kleiner als eine Periode des Abtasttaktsignals (CK) sind.
|
