微处理器的整数单元中五级容错流水结构的实现方法

摘要

本发明公开了微处理器的整数单元中五级容错流水结构的实现方法，流水结构由取指部件、译码部件、执行部件、存储访问部件和寄存器写部件组成，并和一流水线控制及背板寄存器相连通，其中译码部件的输出和存储访问部件之间还连接有一纠检错处理部件；用于完成源操作数的错误检测与纠正，并建立相应的控制信息，每条指令在流水线控制及背板寄存器的控制下，经过五级处理完成；当纠检错处理部件发现单位错时，则进行纠正，并送入寄存器写部件，由寄存器写部件将纠正后的数据回写到背板寄存器中；之后，流水线从PC所指的当前出错指令处和nPC所指的下一条指令处开始重新执行；若纠检错模块发现是多位错，则直接产生陷阱，流水线停止，进入陷阱处理程序。

主权项

1.一种微处理器的整数单元中五级容错流水结构的实现方法，其特征在于，该流水结构由取指部件、译码部件、执行部件、存储访问部件和寄存器写部件组成，上述流水结构的所有部件依次相连，并与流水线控制寄存器及背板寄存器相连通；其中译码部件的输出和存储访问部件之间还连接有一纠检错处理部件，用于完成源操作数的错误检测与纠正，并建立相应的控制信息，每条指令在流水线控制寄存器及背板寄存器的控制下，经过五级处理完成；具体处理过程包括下列步骤：1)在取指部件取得当前程序计数器所指的指令送往译码部件进行译码；2)译码部件根据指令的编码格式和内容获得源操作数和目的操作数的地址，将背板寄存器中的源操作数送往执行部件，并预置部分陷阱标记；3)执行部件进行相应的加/减/乘/除算术运算和与/或/非逻辑运算，若运算为多周期时，流水线进入保持等待状态；在存储访问部件从乘法器、除法器运算单元中取得目的操作数，并预置部分陷阱标记；4)在寄存器写部件完成相应的陷阱处理，并将数据写入背板寄存器中；5)在译码部件将背板寄存器中的源操作数送往执行部件的同时，该数据同时被送往纠检错模块进行处理；当纠检错模块发现单位错时，则进行纠正，并传送至寄存器写部件，由寄存器写部件将纠正后的数据回写到背板寄存器中；之后，流水线从程序计数器所指的当前出错指令处和程序计数器所指的下一条指令处开始重新执行，从检测到指令出错到完成指令重新装入流水线仅占用3个时钟周期；若纠检错模块发现是多位错，在存储访问阶段中，不仅将执行阶段生成的目的操作数标记为错误数据，并预置陷阱标记，还同时将后续的一条指令清除，减少执行部件的工作，降低微处理器功耗，之后流水线停止，进入陷阱处理程序。