| 主权项 |
1.一种光栅组,其特征在于,包括: 第一光栅,具有包含带状的第一终端区域图案之第 一配线图案; 第二光栅,具有在前述第一终端区域图案的投影像 的区域被投影之多数个介层窗图案;以及 第三光栅,具有第二配线图案,第二配线图案包含: 在前述第一终端区域图案的投影像和前述介层窗 图案的投影像重复的区域上被投影,并与前述第一 终端区域图案沿同一方向延伸之带状第二终端区 域图案;以及 与前述第二终端区域图案的末端连接并对前述第 二终端区域图案的延伸方向倾斜延伸之带状的第 二线部图案。 2.如申请专利范围第1项所述之光栅组,其特征在于 :前述多数个介层窗图案,被配置在避开前述第二 终端区域图案和前述第二线部图案的连接部分而 进行投影的位置上。 3.如申请专利范围第1项或第2项所述之光栅组,其 特征在于:前述介层窗图案为八角形。 4.如申请专利范围第1项所述之光栅组,其特征在于 :在前述第一光栅中还包括与前述第一配线图案分 离配置之八角形的虚拟图案。 5.一种半导体积体电路,其特征在于包括: 第一配线,包含带状的第一终端区域; 层间绝缘膜,被配置在前述第一配线上; 多数个介层窗插塞,被埋入前述层间绝缘膜中且与 前述第一终端区域连接;以及 第二配线,包含: 在前述层间绝缘膜上以与前述第一终端区域重合 的形态而沿前述第一终端区域的延伸方向延伸,并 与前述多数个介层窗连接之带状的第二终端区域; 以及 与前述第二终端区域的末端连接,并对前述第二终 端区域的延伸方向倾斜延伸之带状的第二线部。 6.如申请专利范围第5项所述之半导体积体电路,其 特征在于:在与前述第一配线所配置之层的同一层 或与前述第二配线所配置之层的同一层上,含有与 前述第一配线或前述第二配线分离配置的虚拟图 案。 7.如申请专利范围第5项或第6项所述之半导体积体 电路,其特征在于:利用一组对角分别形成锐角的 四角形而使外形被定义之元件,与前述第一配线连 接。 8.一种自动设计装置,其特征在于,包括: 库资讯储存部,用于配置元件,并储存与前述元件 电气连接的多数个配线层和前述多数个配线层间 的概略设定介层窗之形状资讯; 布局设计资讯储存部,用于储存前述元件、前述多 数个配线层及前述概略设定介层窗的设计资讯; 最佳介层窗表制作装置,用于从前述库资讯储存部 及前述布局设计资讯储存部读出前述形状资讯及 前述设计资讯,并依据可存在于前述概略设定介层 窗周围的图形环境,而制作出分别使前述概略设定 介层窗的大小及形状最佳化之最佳介层窗表; 最佳介层窗表储存部,用于储存前述最佳介层窗表 ; 布局设计装置,从前述库资讯储存部及前述布局设 计资讯储存部读出前述形状资讯及前述设计资讯, 并自动设计出配置有前述元件、前述元件中的多 数个配线层及前述概略设定介层窗的半导体积体 电路的布局;以及 最佳介层窗置换装置,从前述布局抽出前述概略设 定介层窗,并置换为前述最佳介层窗表储存部所储 存的前述最佳介层窗。 9.如申请专利范围第8项所述之自动设计装置,其特 征在于: 前述最佳介层窗表制作装置包括: 介层窗配置图案设计部,用于从前述库资讯储存部 及前述布局设计资讯储存部读出前述概略设定介 层窗的前述形状资讯及前述设计资讯,并制作前述 布局设计装置可进行设计之前述概略设定介层窗 的所有的介层窗配置图案; 微影模拟执行部,用于执行考虑了前述介层窗配置 图案的前述概略设定介层窗和前述概略设定介层 窗的周围所存在的邻接介层窗之配置环境的微影 模拟,并决定使前述概略设定介层窗的大小及形状 最佳化之最佳介层窗资讯;以及 最佳介层窗表制作部,用于根据前述图形环境及前 述最佳介层窗资讯,制作前述最佳介层窗表。 10.如申请专利范围第8项或第9项所述之自动设计 装置,其特征在于: 前述库资讯储存部包括用于储存在前述配线层的 周围所配置的虚拟图案之形状资讯的虚拟图案形 状资讯储存部; 前述布局设计资讯储存部包括用于储存前述虚拟 图案的设计资讯之虚拟图案设计资讯储存部;以及 前述布局设计装置还包括用于读出前述虚拟图案 的前述形状资讯及前述设计资讯,并在前述配线层 的周围配置与前述配线层分离的前述虚拟图案之 虚拟图案设计部。 11.一种自动设计方法,其特征在于,包括: 以库资讯储存部配置元件,并储存与前述元件电气 连接的多数个配线层和前述多数个配线层间的概 略设定介层窗的形状资讯之步骤; 以布局设计资讯储存部储存前述元件、前述多数 个配线层及前述概略设定介层窗的设计资讯之步 骤; 以最佳介层窗表制作装置从前述库资讯储存部及 前述布局设计资讯储存部读出前述形状资讯及前 述设计资讯,并依据可存在于前述概略设定介层窗 周围的图形环境,而制作出分别使前述概略设定介 层窗的大小及形状最佳化之最佳介层窗表的步骤, 以最佳介层窗表储存部储存前述最佳介层窗表的 步骤; 以布局设计装置从前述库资讯储存部及前述布局 设计资讯储存部读出前述形状资讯及前述设计资 讯,并自动设计出配置有前述元件、前述元件中的 多数个配线层及前述概略设定介层窗的半导体积 体电路的布局之步骤;以及 以最佳介层窗置换装置从前述布局抽出前述概略 设定介层窗,并置换为前述最佳介层窗表储存部所 储存的前述最佳介层窗之步骤。 12.如申请专利范围第11项所述之自动设计方法,其 特征在于以前述最佳介层窗表制作装置制作前述 最佳介层窗表的步骤包括: 以介层窗配置图案设计部从前述库资讯储存部及 前述布局设计资讯储存部读出前述概略设定介层 窗的前述形状资讯及前述设计资讯,并制作前述布 局设计装置可进行设计之前述概略设定介层窗的 所有的介层窗配置图案之步骤; 以微影模拟执行部执行考虑了前述介层窗配置图 案的前述概略设定介层窗和前述概略设定介层窗 的周围所存在的邻接介层窗之配置环境的微影模 拟,并决定使前述概略设定介层窗的大小及形状最 佳化之最佳介层窗资讯的步骤;以及 以最佳介层窗表制作部根据前述图形环境及前述 最佳介层窗资讯,制作前述最佳介层窗表的步骤。 图式简单说明: 图1所示为关于本发明的第一实施形态之自动设计 装置的构成框图。 图2所示为关于第一实施形态的自动设计装置之最 佳介层窗表制作方法的说明图(之一)。 图3所示为关于第一实施形态的自动设计装置之最 佳介层窗表制作方法的说明图(之二)。 图4所示为用于制作关于第一实施形态的自动设计 装置的最佳介层窗表所必需之环境轮廓(位置关系 c)的抽出方法的说明图。 图5所示为用于制作关于第一实施形态的自动设计 装置的最佳介层窗表所必需之环境轮廓(位置关系 r)的抽出方法的说明图。 图6为用于说明图1所示的微影模拟执行部所执行 的光微影模拟方法之一个例子的说明图(之一)。 图7为用于说明图1所示的微影模拟执行部所执行 的光微影模拟方法之一个例子的说明图(之二)。 图8为用于说明图1所示的微影模拟执行部所执行 的光微影模拟方法之一个例子的说明图(之三)。 图9所示为关于第一实施形态之最佳介层窗表的一 个例子的表。 图10(A)所示为关于第一实施形态之配线设计部的 构成框图。图10(B)所示为下层(k层)配线设计部的 构成框图。 图11(A)所示为关于第一实施形态之介层窗设计部 的构成框图。图11(B)所示为上层(k+1层)介层窗设计 部的构成框图。 图12所示为可利用关于第一实施形态的自动设计 装置进行设计的平面图。图12(a)所示为可利用下 层(k层)配线设计部进行设计之第一配线的平面图 。图12(b)所示为可利用介层窗设计部进行设计之 概略设定介层窗的平面图。图12(c)所示为可利用 上层(k+1层)配线设计部进行设计之第二配线的平 面图。 图13(a)为在图12(a)所示的第一配线上,另外还配置 扩展区域的平面图。图13(b)所示为可利用介层窗 设计部进行设计之介层窗的平面图。图13(c)所示 为在图12(c)所示的第二配线上还设置扩展区域之 配线层的平面图。 图14所示为关于第一实施形态之自动设计方法的 流程图。 图15所示为关于第一实施形态之最佳介层窗表制 作方法的流程图。 图16所示为利用关于第一实施形态的自动设计装 置进行设计,并不进行最佳介层窗置换作业的情况 下之布局的一个例子的平面图。 图17所示为根据图16所示的布局而制作之光栅组的 一部分的平面图。 图18表示可根据图17所示的光栅进行制造之半导体 积体电路的一部分的平面图。 图19所示为利用关于第一实施形态的自动设计装 置进行设计,并进行最佳介层窗置换作业的情况下 之布局的一个例子的平面图。 图20所示为根据图19所示的布局而制作之光栅组的 一部分的平面图。 图21表示可根据图20所示的光栅而制造之半导体积 体电路的一部分的平面图。 图22所示为可利用关于第一实施形态的自动设计 装置进行设计之CAD资料的平面图(之一)。 图23所示为可利用关于第一实施形态的自动设计 装置进行设计之CAD资料的平面图(之二)。 图24所示为可利用关于第一实施形态的自动设计 装置进行设计之光栅组的第一光栅(第i层的光栅) 的平面图。 图25所示为可利用关于第一实施形态的自动设计 装置进行设计之光栅组的第二光栅(第i+1层的光栅 )的平面图。 图26所示为可利用关于第一实施形态的自动设计 装置进行设计之光栅组的第三光栅(第i+2层的光栅 )的平面图。 图27所示为可利用图24~图26所示的光栅组进行制造 之半导体积体电路的一部分的平面图。 图28所示为可利用图24~图26所示的光栅组进行制造 之半导体积体电路的一部分的断面图,为从图27的I -I方向观察的断面图。 图29所示为关于本发明的第二实施形态之自动设 计装置的构成框图。 图30(A)表示关于第二实施形态之斜向配线设计部 的构成框图。图30(B)表示图30(A)的下层(k层)斜向配 线设计部的构成框图。 图31所示为可利用关于第二实施形态的自动设计 装置进行设计的平面图。图31(a)所示为可利用下 层(k层)配线设计部进行设计之第一配线的平面图 。图31(b)所示为可利用介层窗设计部进行设计之 概略设定介层窗的平面图。图31(c)所示为可利用 上层(k+1层)配线设计部进行设计之第二配线的平 面图。 图32(a)为在图31(a)所示的第一配线上,另外还配置 扩展区域的平面图。图32(b)所示为可利用介层窗 设计部进行设计之介层窗的平面图。图32(c)表示 在图31(c)所示的第二配线上另外还配置扩展区域 的配线层。 图33所示为关于第二实施形态之自动设计方法的 流程图。 图34所示为可利用关于第二实施形态的自动设计 装置进行设计之CAD资料的平面图(之一)。 图35所示为可利用关于第二实施形态的自动设计 装置进行设计之CAD资料的平面图(之二)。 图36所示为可利用关于第二实施形态的自动设计 装置进行设计之CAD资料的平面图(之三)。 图37所示为可利用关于第二实施形态的自动设计 装置进行设计之CAD资料的平面图(之四)。 图38所示为可利用关于第二实施形态的自动设计 装置进行设计之CAD资料的平面图(之五)。 图39所示为可利用关于第二实施形态的自动设计 装置进行设计之CAD资料的平面图(之六)。 图40所示为可利用关于第二实施形态的自动设计 装置进行设计之CAD资料的平面图(之七)。 图41所示为可利用关于第二实施形态的自动设计 装置进行设计之CAD资料的平面图(之八)。 图42所示为利用关于第二实施形态的自动设计装 置被设计之光栅组的第一光栅(第i层的光栅)的平 面图。 图43所示为利用关于第二实施形态的自动设计装 置被设计之光栅组的第二光栅(第i+1层的光栅)的 平面图。 图44所示为利用关于第二实施形态的自动设计装 置被设计之光栅组的第三光栅(第i+2层的光栅)的 平面图。 图45表示可利用图44~图46所示的光栅组进行制造之 半导体积体电路的一部分的平面图。 图46表示可利用图44~图46所示的光栅组进行制造之 半导体积体电路的一部分的断面图,为从图45的II- II方向观察的断面图。 图47所示为关于第二实施形态的半导体积体电路 之制造方法的工程断面图(之一)。 图48所示为关于第二实施形态的半导体积体电路 之制造方法的工程断面图(之二)。 图49所示为关于第二实施形态的半导体积体电路 之制造方法的工程断面图(之三)。 图50所示为关于第二实施形态的半导体积体电路 之制造方法的工程断面图(之四)。 图51所示为关于第二实施形态的半导体积体电路 之制造方法的平面图,为从图50的III-III方向观察的 断面图。 图52所示为关于第二实施形态之半导体积体电路 的制造方法的工程断面图(之五)。 图53所示为关于第二实施形态之半导体积体电路 的制造方法的工程断面图(之六)。 图54所示为关于第二实施形态的半导体积体电路 之制造方法的平面图,为从图53的IV-IV方向观察的 断面图。 图55所示为关于第二实施形态之半导体积体电路 的制造方法的工程断面图(之七)。 图56所示为关于第二实施形态之半导体积体电路 的制造方法的工程断面图(之八)。 图57所示为关于第二实施形态之半导体积体电路 的制造方法的工程断面图(之九)。 图58所示为关于第二实施形态之半导体积体电路 的制造方法的平面图,为从图53的V-V方向观察的断 面图。 图59所示为关于本发明的第三实施形态之自动设 计装置的构成框图。 图60(A)所示为关于第三实施形态之虚拟图案设计 部的构成框图。图60(B)所示为图60(A)的下层(k层)虚 拟图案设计部的构成框图。 图61所示为关于第三实施形态之虚拟图案的设计 方法的平面图(之一)。 图62所示为关于第三实施形态之虚拟图案的设计 方法的平面图(之二)。 图63所示为关于第三实施形态之虚拟图案的设计 方法的平面图(之三)。 图64所示为关于第三实施形态之虚拟图案的设计 方法的平面图(之四)。 图65所示为关于第三实施形态之虚拟图案的设计 方法的平面图(之五)。 图66所示为关于第三实施形态之虚拟图案的比较 例的平面图。 图67所示为关于第三实施形态之虚拟图案的另一 设计方法的平面图(之一)。 图68所示为关于第三实施形态之虚拟图案的另一 设计方法的平面图(之二)。 图69所示为关于第三实施形态之虚拟图案的设计 方法的平面图(之三)。 图70所示为关于第三实施形态之虚拟图案的设计 方法的平面图(之四)。 图71所示为关于第三实施形态之自动设计方法的 流程图。 图72表示图71的步骤S217所示之虚拟图案的配置方 法的流程图。 图73为关于第三实施形态之光栅组的平面图的一 个例子。 图74为关于第三实施形态之半导体积体电路的断 面图的一个例子。 图75所示为关于本发明的第四实施形态的变形例 之自动设计装置的构成框图。 图76所示为关于第四实施形态之自动设计方法的 流程图。 图77所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的平面图。 图78所示为利用关于第四实施形态的自动设计装 置所设计之主晶片的平面图(之一)。 图79所示为利用关于第四实施形态的自动设计装 置所设计之主晶片的平面图(之二)。 图80所示为利用关于第四实施形态的自动设计装 置所设计之主晶片的平面图(之三)。 图81(a)所示为利用关于第四实施形态的自动设计 装置所设计之基本元件的平面图,图81(b)及图81(c) 所示为以与图81(a)相同的连接要求为基础所设计 之比较例的平面图。 图82所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之一) 。 图83所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之二) 。 图84所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之三) 。 图85所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之四) 。 图86所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之五) 。 图87所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之六) 。 图88所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之七) 。 图89所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之八) 。 图90所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之九) 。 图91所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之十) 。 图92所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之十一 )。 图93所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之十二 )。 图94所示为利用关于第四实施形态的自动设计装 置所设计之基本元件的制造方法的断面图(之十三 )。 图95所示为利用关于第四实施形态的自动设计装 置所设计之半导体积体电路的一个例子的断面图 。 |
