| 主权项 |
1.一种在一半导体基板表面上形成一非挥发性记 忆体单元阵列之方法,其包含: 形成在一第一方向上横跨一基板之该表面而间隔 开并在一第二方向上延伸的复数个浅沟渠隔离结 构,个别的浅沟渠隔离结构具有从该基板表面垂直 延伸之侧壁; 形成复数个浮动闸极结构,个别的浮动闸极结构在 一第一浅沟渠隔离结构之一第一侧壁与一第二浅 沟渠隔离结构之一第二侧壁之间延伸,且因该等第 一及第二侧壁而受限于一第一方向上;以及 将该复数个浮动闸极结构成形以缩小该复数个浮 动闸极结构中的个别结构之一上部分在一第二方 向上之该宽度。 2.如请求项1之方法,其进一步包含藉由与用于形成 该复数个浮动闸极的步骤相同之步骤而形成在一 第一方向上延伸之第一复数个遮罩部分,该第一复 数个遮罩部分延伸于浅沟渠隔离结构上以及浮动 闸极结构上。 3.如请求项2之方法,其进一步包含:形成第二复数 个遮罩部分,其具有与该第一复数个遮罩部分中的 若干部分接触之侧壁;以及,随后移除该第一复数 个遮罩部分。 4.如请求项3之方法,其进一步包含形成复数个侧壁 间隔物,其与该第二复数个遮罩部分之该等侧壁接 触并延伸于该等浮动闸极结构之多个部分上。 5.如请求项4之方法,其进一步包含:形成第三复数 个遮罩元件,该第三复数个遮罩元件中之一个别元 件延伸于一浮动闸极结构上的该复数个侧壁间隔 物中的若干间隔物之间;以及,随后移除该复数个 侧壁间隔物。 6.如请求项5之方法,其中成形该复数个浮动闸极结 构包含藉由处于适当位置之该复数个遮罩元件来 蚀刻该等浮动闸极结构。 7.如请求项1之方法,其进一步包含形成与该复数个 浮动闸极结构重叠之复数个控制闸极。 8.如请求项7之方法,其中一控制闸极在一第二方向 上延伸于一成形的浮动闸极结构之任一侧上。 9.如请求项7之方法,其中一控制闸极在该第二方向 上延伸于一成形的浮动闸极结构之一侧上。 10.如请求项7之方法,其中一控制闸极延伸成在三 或四侧上并从上面封闭一浮动闸极结构之上部分 。 11.一种在一半导体基板表面上形成一非挥发性记 忆体单元阵列之方法,其包含: 形成具有从该基板表面延伸的侧壁之复数个结构; 形成复数个导电带,一个别导电带延伸于具有侧壁 的该复数个结构之一第一侧壁与一第二侧壁之间, 一个别导电带受限于该等第一及第二侧壁; 藉由移除该复数个导电带之部分而形成复数个分 离的浮动闸极结构,移除的部分从一第一侧壁延伸 至一第二侧壁; 然后形成复数个遮罩元件,一个别的遮罩元件覆盖 该复数个浮动闸极结构其中一结构之一部分;以及 然后,蚀刻该复数个浮动闸极结构以移除该等浮动 闸极结构不受遮罩元件覆盖的部分。 12.如请求项11之方法,其进一步包含在形成复数个 遮罩元件之前回蚀具有侧壁之该复数个结构。 13.如请求项11之方法,其中该个别遮罩元件在该复 数个浮动闸极结构其中该一结构之一上部表面之 部分以及二侧表面的部分上延伸。 14.如请求项11之方法,其中一个别浮动闸极结构具 有平行于该基板表面之一上部表面与一下部表面, 该等移除的部分从该上部表面延伸至介于该上部 表面与该下部表面之间的一层级。 15.一种在一半导体基板表面上形成一非挥发性记 忆体单元阵列之方法,其包含: 形成第一复数个导电带,其在一第一方向上分离, 在一第二方向上延伸横跨该基板表面,并具有在远 离该基板表面之一方向上延伸的突伸物且在突伸 物之间具有凹陷; 形成与该第一复数个导电带重叠之一介电层; 在该介电层上形成一导电层;以及 将该导电层之部分与该第一复数个导电带蚀刻为 相同图案,从而由该导电层形成第二复数个导电带 ,该第二复数个导电带在一第一方向上延伸,以及, 由该等第一复数个导电带形成复数个浮动闸极,一 个别浮动闸极具有一突伸物之至少一部分以及一 凹陷之至少一部分,一个别导电带与一突伸物之该 至少一部分以及一浮动闸极中一凹陷之该至少一 部分重叠。 16.如请求项15之方法,其中该个别导电带之一部分 延伸进一浮动闸极之一凹陷之该至少一部分。 17.如请求项15之方法,其中一突伸物之该至少一部 分具有沿垂直于该基板表面之一第一平面而延伸 之一表面,该个别导电带具有沿平行于该第一平面 并藉由该介电层而与该第一平面分离之一平面延 伸的一表面。 18.如请求项15之方法,其中蚀刻移除一突伸物之一 半与一凹陷之一半。 19.一种在一基板表面上的浮动闸极记忆体单元,其 包含: 一浮动闸极,其具有一第一浮动闸极部分与一第二 浮动闸极部分; 该第一浮动闸极部分在一第一方向上受限于一第 一浅沟渠隔离结构与一第二浅沟渠隔离结构,并在 垂直于该第一方向之一第二方向上延伸于一第一 侧与一第二侧之间; 该第一浮动闸极部分具有横跨该基板表面而延伸 之一下部表面与平行于该下部表面之一上部表面, 该上部表面在该第二方向上受限于一第一边缘与 一第二边缘;以及 该第二浮动闸极部分从该第一浮动闸极部分之该 上部表面延伸,该第二浮动闸极部分在该第一方向 上进行与该第一浮动闸极部分相等的延伸,且具有 :一第一表面,其从该上部表面之该第一边缘延伸; 以及一第二表面,其从该上部表面上介于该第一边 缘与该第二边缘之间的一线延伸。 20.如请求项19之记忆体单元,其进一步包含与该浮 动闸极重叠之一导电闸极,该导电闸极具有:一第 一侧,其系与该第二浮动闸极部分之该第一表面共 面;以及,一第二侧,其系与该第一浮动闸极部分之 该第二侧共面。 21.如请求项20之记忆体单元,其中该第二浮动闸极 部分覆盖该第一浮动闸极部分的该上部表面之一 部分,而让该上部表面之一部分保持曝露,且该导 电闸极与该第二浮动闸极部分以及该上部表面之 该曝露部分皆重叠。 22.如请求项20之记忆体单元,其中该控制闸极具有 横跨该第二浮动闸极部分之该第二表面而延伸之 一表面。 图式简单说明: 图1以方块图的形式说明一快闪EEPROM系统,本发明 之各方面可实施于该系统中。 图2(A)系依据本发明之一第一项具体实施例之一浮 动闸极记忆体单元之一平面图。 图2(B)说明图2(A)的阵列之一浮动闸极。 图3(A)显示在多晶矽沈积后之一中间制造阶段,图2( A)中的阵列沿II-II之一断面。 图3(B)显示在与3(A)相同的制造阶段,图2(A)中的阵列 沿I-I之一断面。 图4(A)显示在氮化矽沈积及蚀刻后与图3(A)中相同 之图示。 图4(B)显示在氮化矽沈积及蚀刻后与图3(B)中相同 之图示。 图5(A)显示在二氧化矽沈积及氮化矽移除后与图4(A )中相同之图示。 图5(B)显示在二氧化矽沈积及氮化矽移除后与图4(B )中相同之图示。 图6(A)显示在形成氮化物间隔物及氧化物部分后与 图5(A)中相同之图示。 图6(B)显示在形成氮化物间隔物及氧化物部分后与 图5(B)中相同之图示。 图7(A)显示在多晶矽沈积及氧化物部分移除后与图 6(A)中相同之图示。 图7(B)显示在多晶矽沈积及氧化物部分移除后与图 6(B)中相同之图示。 图8(A)显示在多晶矽间介电质沈积后与图7(A)中相 同之图示。 图8(B)显示在多晶矽间介电质沈积后与图7(B)中相 同之图示。 图9(A)显示在多晶矽控制闸极层沈积后与图8(A)中 相同之图示。 图9(B)显示在多晶矽控制闸极层沈积后与图8(B)中 相同之图示。 图10(A)显示依据本发明之一第二项具体实施例之 一浮动闸极记忆体单元阵列之一平面图。 图10(B)显示图10(A)之一浮动闸极。 图11(A)显示在一直接制造阶段,图10(A)的记忆体阵 列之一断面。 图11(B)显示图11(A)的记忆体阵列沿一与图11(A)所示 平面垂直的平面之一断面。 图12(A)显示在多晶矽图案化及蚀刻后与图11(A)中相 同之图示。 图12(B)显示在多晶矽图案化及蚀刻后与图11(B)中相 同之图示。 图13(A)显示在一ONO层、多晶矽层及WSi层沈积后与 图12(A)中相同之图示。 图13(B)显示在一ONO层、多晶矽层及WSi层沈积后与 图12(B)中相同之图示。 图14(A)显示蚀刻成形成字元线后与图13(A)中相同之 图示。 图14(B)显示蚀刻成形成字元线后与图13(B)中相同之 图示。 |
