| 主权项 |
1.一种用来验证一积体电路之方法,该方法系将一 积体电路转换为一测试电路以验证该积体电路,该 积体电路形成于一晶圆上,该积体电路包含有一第 一内部节点以及一第二内部节点,该第一内部节点 以及第二内部节点皆非浮接,该方法包含有:提供 一连接线;以及 利用该连接线电连接该第一内部节点以及该第二 内部节点,其中该连接线跨过该晶圆之一切割线。 2.如申请专利范围第1项所述之方法,其中该第一内 部节点系为该积体电路之一输入节点,并且该第二 内部节点系为该积体电路之一输出节点。 3.如申请专利范围第2项所述之方法,其中该积体电 路系为一射频(RF)积体电路。 4.如申请专利范围第3项所述之方法,其中该第一内 部节点耦接至该射频积体电路之一接收端,以及该 第二内部节点耦接至该积体电路之一传输端。 5.一种用来验证一第一积体电路以及一第二积体 电路之方法,该方法系将该第一积体电路以及该第 二积体电路转换为一测试电路,该第一积体电路以 及该第二积体电路系形成于一晶圆上,该第一积体 电路包含有一第一内部节点,该第二积体电路包含 有一第二内部节点,该第一内部节点以及该第二内 部节点均非浮接,该方法包含有: 提供一连接线;以及 利用该连接线电连接该第一内部节点以及该第二 内部节点,其中该连接线跨越该晶圆之一切割线。 6.如申请专利范围第5项所述之方法,其中该第一内 部节点系为该第一积体电路之一输入节点,以及该 第二内部节点系为该第二积体电路之一输出节点 。 7.如申请专利范围第6项所述之方法,其中该第一积 体电路以及该第二积体电路系为射频积体电路。 8.如申请专利范围第7项所述之方法,其中该第一内 部节点耦接至该第一射频积体电路之一接收端,以 及该第二内部节点耦接至该第二射频积体电路之 一传输端。 9.一种半导体产品,其系形成于一晶圆上,该半导体 产品包含有: 一积体电路,其包含有一第一内部节点以及一第二 内部节点,其中该第一内部节点以及该第二内部节 点均非浮接;以及 一连接线,电连接于该第一内部节点以及该第二内 部节点之间,用来将该积体电路转换为一测试电路 ,以验证该积体电路之功能,其中该连接线跨越该 晶圆之一切割线。 10.如申请专利范围第9项所述之半导体产品,其中 该第一内部节点系为该积体电路之一输入节点,以 及该第二内部节点系为该积体电路之一输出节点 。 11.如申请专利范围第10项所述之半导体产品,其中 该积体电路系为一射频(RF)积体电路。 12.如申请专利范围第11项所述之半导体产品,其中 该第一内部节点耦接至该射频积体电路之一接收 端,以及该第二内部节点耦接至该射频积体电路之 一传输端。 13.一种半导体产品,其系形成于一晶圆上,该半导 体产品包含有: 一第一积体电路,其包含有一第一内部节点,其中 该第一内部节点系非浮接; 一第二积体电路,其包含有一第二内部节点,其中 该第二内部节点系非浮接;以及 一连接线,电连接于该第一积体电路以及该第二积 体电路之间,用来将该第一积体电路以及该第二积 体电路转换为一测试电路,以验证该第一积体电路 以及该第二积体电路之功能,其中该连接线跨越该 晶圆之一切割线。 14.如申请专利范围第13项所述之半导体产品,其中 该第一内部节点系为该第一积体电路之一输入节 点,以及该第二内部节点系为该第二积体电路之一 输出节点。 15.如申请专利范围第14项所述之半导体产品,其中 该第一积体电路以及该第二积体电路系为射频积 体电路。 16.如申请专利范围第15项所述之半导体产品,其中 该第一内部节点耦接至该第一射频积体电路之一 接收端,以及该第二内部节点耦接至该第二射频积 体电路之一传输端。 图式简单说明: 第1图为本发明第一实施例之晶圆的部分示意图。 第2图为本发明第二实施例之晶圆的部分示意图。 |
