| 主权项 |
1.一种数位讯号处理装置,包括: 一主记忆体,至少具有R个记忆库,用以储存代表该 数位讯号之多个资料,其中R为整数; 一处理单元,系为将资料运算处理之处理器; 一快取记忆体(cache),耦接于该主记忆体与该处理 单元之间,该快取记忆体至少具有RR个记忆单元, 用以储存该主记忆体中之部分资料以提供该处理 单元运算所需之资料,以及暂存该处理单元之运算 结果;以及 一回旋缓冲单元,耦接于该主记忆体与该快取记忆 体之间,用以缓冲该些记忆库所输出之资料并作回 旋位移以输出至该快取记忆体,以及用以缓冲部分 该些记忆单元所输出之资料并作回旋位移以分别 写回至对应之该些记忆库。 2.如申请专利范围第1项所述之数位讯号处理装置, 其中更包括: 一资料缓冲器,耦接于该处理单元与该快取记忆体 之间,用以暂存该快取记忆体之输出以提供该处理 单元运算所需之资料,以及暂存该处理单元之运算 结果以写回至该快取记忆体中对应之位置。 3.如申请专利范围第1项所述之数位讯号处理装置, 其中该些记忆库分别为单埠记忆体与双埠记忆体 二者之一。 4.如申请专利范围第1项所述之数位讯号处理装置, 其中该处理单元为一基数-R之处理器。 5.如申请专利范围第1项所述之数位讯号处理装置, 其中该回旋缓冲单元包括: 一第一回旋缓冲器,耦接于该主记忆体与该快取记 忆体之间,用以缓冲该些记忆库所输出之资料并作 回旋位移,以输出至该快取记忆体;以及 一第二回旋缓冲器,耦接于该主记忆体与该快取记 忆体之间,用以缓冲部分该些记忆单元所输出之资 料并作回旋位移,以分别写回至对应之该些记忆库 。 6.如申请专利范围第5项所述之数位讯号处理装置, 其中该第一回旋缓冲器与该第二回旋缓冲器系将 资料向左或向右做位置回旋位移。 7.如申请专利范围第1项所述之数位讯号处理装置, 其中该处理单元更直接耦接至该主记忆体,以便当 该处理单元进行基数-2之蝴蝶运算时,使该处理单 元不需经过该快取记忆体而直接存取该主记忆体 。 8.一种数位讯号处理装置,包括: 一主记忆体,至少具有R个记忆库,用以储存代表该 数位讯号之多个资料,其中R为整数; 一处理单元,系为将资料运算处理之处理器; 一快取记忆体(cache),耦接于该主记忆体与该处理 单元之间,该快取记忆体至少具有RR个记忆单元, 用以储存该主记忆体中之部分资料以提供该处理 单元运算所需之资料,以及暂存该处理单元之运算 结果; 一第一回旋缓冲器,耦接于该主记忆体与该快取记 忆体之间,用以缓冲该些记忆库所输出之资料并作 回旋位移,以输出至该快取记忆体;以及 一第三回旋缓冲器,耦接于该主记忆体与该快取记 忆体之间,以及耦接于该处理单元与该快取记忆体 之间,用以缓冲该快取记忆体中部分该些记忆单元 所输出之资料并作回旋位移以分别写回至对应之 该些记忆库,用以暂存该快取记忆体之输出以提供 该处理单元运算所需之资料,以及用以暂存该处理 单元之运算结果以写回至该快取记忆体中对应之 位置。 9.如申请专利范围第8项所述之数位讯号处理装置, 其中该些记忆库分别为单埠记忆体与双埠记忆体 二者之一。 10.如申请专利范围第8项所述之数位讯号处理装置 ,其中该处理单元为一基数-R之处理器。 11.如申请专利范围第8项所述之数位讯号处理装置 ,其中该第一回旋缓冲器与该第三回旋缓冲器系将 资料向左或右做位置回旋位移。 12.一种数位讯号处理装置,包括: 一主记忆体,至少具有R个记忆库,用以储存代表该 数位讯号之多个资料,其中R为整数; 一处理单元,系为将资料运算处理之处理器; 一快取记忆体(cache),耦接于该主记忆体与该处理 单元之间,该快取记忆体至少具有RR个记忆单元, 用以储存该主记忆体中之部分资料以提供该处理 单元运算所需之资料,以及暂存该处理单元之运算 结果; 一第一回旋缓冲器,耦接于该主记忆体与该快取记 忆体之间,用以缓冲该些记忆库所输出之资料并作 回旋位移,以输出至该快取记忆体;以及 一第四回旋缓冲器,耦接于该主记忆体与该处理单 元之间,用以缓冲该处理单元所输出之运算结果并 作回旋位移,以分别写回至对应之该些记忆库。 13.如申请专利范围第12项所述之数位讯号处理装 置,其中更包括: 一资料缓冲器,耦接于该处理单元与该快取记忆体 之间,用以暂存该快取记忆体之输出以提供该处理 单元运算所需之资料,以及暂存该处理单元之运算 结果以写回至该快取记忆体中对应之位置。 14.如申请专利范围第12项所述之数位讯号处理装 置,其中该些记忆库分别为单埠记忆体与双埠记忆 体二者之一。 15.如申请专利范围第12项所述之数位讯号处理装 置,其中该处理单元为一基数-R之处理器。 16.如申请专利范围第12项所述之数位讯号处理装 置,其中该第一回旋缓冲器与该第四回旋缓冲器系 将资料向左或右做位置回旋位移。 17.一种数位讯号处理装置,包括: 一主记忆体,至少具有R个记忆库,用以储存代表该 数位讯号之多个资料,其中R为整数; 一处理单元,系为将资料运算处理之处理器; 一快取记忆体(cache),耦接于该主记忆体与该处理 单元之间,该快取记忆体至少具有RR个记忆单元, 用以储存该主记忆体中之部分资料以提供该处理 单元运算所需之资料,暂存该处理单元之运算结果 ,以及将储存于该些记忆单元之资料写回至对应之 该些记忆库;以及 一回旋缓冲单元,耦接于该处理单元与该快取记忆 体之间,用以缓冲部分该些记忆单元所输出之资料 并作回旋位移以提供该处理单元运算所需之资料, 以及用以缓冲该处理单元所输出之运算结果并作 回旋位移以分别写回至对应之部分该些记忆单元 。 18.如申请专利范围第17项所述之数位讯号处理装 置,其中该些记忆库分别为单埠记忆体与双埠记忆 体二者之一。 19.如申请专利范围第17项所述之数位讯号处理装 置,其中该处理单元为一基数-R之处理器。 20.如申请专利范围第17项所述之数位讯号处理装 置,其中该回旋缓冲单元系将资料向左或右做位置 回旋位移。 21.如申请专利范围第17项所述之数位讯号处理装 置,其中该处理单元更耦接至该主记忆体,用以将 该处理单元所输出之运算结果分别写回至对应之 该些记忆库。 图式简单说明: 图1A是说明16点快速傅立叶转换之讯号处理流程图 。 图1B是说明一般单一处理单元之架构。 图2A是说明习知以二个基数-2之快速傅立叶转换处 理单元与回授路径所构成之数位讯号处理架构。 图2B是说明图2A之记忆体中存放资料之方法。 图3是说明习知具有快取记忆体之数位讯号处理架 构。 图4是说明一种以基数-8之快速傅立叶转换处理单 元与快取记忆体之数位讯号处理装置。 图5是说明64点快速傅立叶转换且基数-8蝴蝶运算 之讯号处理流程图。 图6A是说明图4之快取记忆体中88个记忆单元之快 取矩阵存放资料之顺序。 图6B是说明图4之处理单元在进行第2级运算时,快 取记忆体之快取矩阵输出资料之顺序。 图7是依照本发明说明一种数位讯号处理装置之实 施范例。 图7A是依照本发明说明主记忆体、快取记忆体与 处理单元之间在时间上的操作顺序。 图8是说明图7中记忆库之资料结构。 图9A是依照本发明说明一种需进行8192点FFT运算之 DVB-T通讯系统的实施例。 图9B是依照本发明的实施例说明图9A之讯号处理流 程图。 图9C-9E是依照本发明以另一方式说明进行8192、2048 、4096点快速傅立叶转换运算之讯号处理流程图( SFG)。 图10-13是依照本发明说明数位讯号处理装置之其 他实施例。 |
