| 主权项 |
1.一种电路测试系统,系测试具有复数个第一脚位 之一待测试电路,包含: 一测试模组,系具有复数个第二脚位,并产生复数 个测试讯号,其中该等第二脚位之数量大于该等第 一脚位之数量;以及 一转换模组,系与该等第一脚位及该等第二脚位电 连接,以利用并列传输模式经由该等第二脚位接收 该等测试讯号,并利用序列传输模式经由该等第一 脚位传送该等测试讯号至该待测试电路,藉以操作 该待测试电路。 2.如申请专利范围第1项所述之电路测试系统,其中 该待测试电路系依据该等测试讯号产生至少一执 行结果讯号,该执行结果讯号系透过该等第一脚位 至少其中之一、该转换模组以及该等第二脚位至 少其中之一传送至该测试模组。 3.如申请专利范围第2项所述之电路测试系统,其中 该转换模组系以序列传输模式经由该等第一脚位 至少其中之一接收该执行结果讯号。 4.如申请专利范围第2项所述之电路测试系统,其中 该转换模组系以并列传输模式经由该等第二脚位 至少其中之一传送该执行结果讯号至该测试模组 。 5.如申请专利范围第1项所述之电路测试系统,其中 该待测试电路系产生一中断讯号,并透过该等第一 脚位至少其中之一、该转换模组以及该等第二脚 位至少其中之一传送至该测试模组。 6.如申请专利范围第1项所述之电路测试系统,其中 该待测试电路系至少具有四个第一脚位。 7.如申请专利范围第6项所述之电路测试系统,其中 该等第一脚位系分别传送一致能控制讯号、一时 脉讯号以及二资料讯号。 8.如申请专利范围第1项所述之电路测试系统,其中 该等第二脚位系分别传送一写入控制讯号、一资 料读取控制讯号、一位址闩锁致能讯号、一时脉 讯号、二中断讯号、复数个高位元组位址码、复 数个低位元组位址码以及复数个资料讯号。 9.如申请专利范围第1项所述之电路测试系统,其中 该待测试电路系为一晶片。 10.一种电路测试方法,系应用于一电路测试系统以 测试具有复数个第一脚位之一待测试电路,其中该 电路测试系统包含一测试模组及一转换模组,该测 试模组具有复数个第二脚位,该等第二脚位之数量 大于该等第一脚位之数量,该方法包含: 由该测试模组产生复数个测试讯号; 由该转换模组以并列传输模式经由该等第二脚位 接收该等测试讯号;以及 由该转换模组以序列传输模式经由该等第一脚位 传送该等测试讯号至该待测试电路,藉以操作该待 测试电路。 11.如申请专利范围第10项所述之电路测试方法,更 包含: 由该待测试电路依据该等测试讯号产生一执行结 果讯号。 12.如申请专利范围第11项所述之电路测试方法,更 包含: 由该转换模组以序列传输模式经由该等第一脚位 至少其中之一接收该执行结果讯号;以及 由该转换模组以并列传输模式经由该等第二脚位 至少其中之一传送该执行结果讯号至该测试模组 。 13.如申请专利范围第10项所述之电路测试方法,更 包含: 由该待测试电路产生一中断讯号;以及透过该等第 一脚位至少其中之一、该转换模组以及该等第二 脚位至少其中之一传送该中断讯号至该测试模组 。 14.如申请专利范围第10项所述之电路测试方法,其 中该待测试电路系至少具有四个第一脚位。 15.如申请专利范围第14项所述之电路测试方法,其 中该等第一脚位系分别传送一致能控制讯号、一 时脉讯号以及二资料讯号。 16.如申请专利范围第10项所述之电路测试方法,其 中该等第二脚位系分别传送一写入控制讯号、一 资料读取控制讯号、一位址闩锁致能讯号、一时 脉讯号、二中断讯号、复数个高位元组位址码、 复数个低位元组位址码以及复数个资料讯号。 17.如申请专利范围第10项所述之电路测试方法,其 中该待测试电路系为一晶片。 图式简单说明: 图1系显示习知电路测试系统之一区块图; 图2系显示依本发明较佳实施例之电路测试系统之 一区块图; 图3系显示依本发明较佳实施例之电路测试系统之 资料写入周期的时序图; 图4系显示依本发明较佳实施例之电路测试系统之 资料读取周期的时序图;以及 图5系显示依本发明较佳实施例之电路测试方法的 流程。 |
