| 主权项 |
1.一种积体电路结构,包含: 一第一电路区域,在一基板上; 一第二电路区域,在该基板上; 一第一半绝缘区域,在该第一电路区域和该第二电 路区域间,其中该第一半绝缘区域从该基板的上表 面实质延伸到该基板内部; 一第一护环,位在该第一半绝缘区域之一侧,其中 该第一护环从该基板的上表面实质延伸到该基板 内部;以及 一第二半绝缘区域,从该基板的背部实质延伸到该 基板内部。 2.如申请专利范围第1项所述之积体电路结构,其中 该第一电路区域包含一数位电路区域。 3.如申请专利范围第1项所述之积体电路结构,其中 该第二电路区域包含一类比电路区域。 4.如申请专利范围第1项所述之积体电路结构,其中 该第一护环位在该第一电路区域与该第一半绝缘 区域之间。 5.如申请专利范围第4项所述之积体电路结构,还包 含一第二护环,位在该第二电路区域与该第一半绝 缘区域之间。 6.如申请专利范围第1项所述之积体电路结构,其中 该第一护环穿过金属/接触/基板结构与电路之地 线相连接。 7.如申请专利范围第1项所述之积体电路结构,其中 该第一护环的深度为约0.2微米到0.4微米。 8.如申请专利范围第1项所述之积体电路结构,其中 该第一半绝缘区域的深度为约10微米到50微米。 9.如申请专利范围第1项所述之积体电路结构,其中 该第二半绝缘区域的厚度为约200微米到400微米。 10.如申请专利范围第1项所述之积体电路结构,还 包含一护层,自该基板背部延伸至该第二半绝缘区 域之下,且该护层接地。 11.如申请专利范围第10项所述之积体电路结构,其 中该护层的厚度为约200微米到1000微米。 12.如申请专利范围第10项所述之积体电路结构,其 中该护层包含铝、铜铝合金和上述的组合。 13.一种隔离积体电路的杂讯的方法,该方法包含: 形成一第一电路区域,在一基板上; 形成一第二电路区域,在该基板上; 形成一第一半绝缘区域,在该第一电路区域和该第 二电路区域间,其中该第一半绝缘区域从该基板的 上表面实质延伸到该基板内部,且其中该第一半绝 缘区域是藉由第一质子轰击形成; 形成一第一护环,位在该第一半绝缘区域之一侧, 其中该第一护环从该基板的上表面实质延伸到该 基板内部;以及 第二质子轰击形成一第二半绝缘区域,该第二半绝 缘区域从该基板的背部实质延伸到该基板内部。 14.如申请专利范围第13项所述之方法,其中该第一 质子轰击的能量范围为约1 MeV到3 MeV。 15.如申请专利范围第13项所述之方法,还包含形成 一质子罩来保护该第一电路区域、该第二电路区 域和该第一护环区域。 16.如申请专利范围第15项所述之方法,其中该质子 罩包含金属。 17.如申请专利范围第15项所述之方法,其中该质子 罩包含矽。 18.如申请专利范围第13项所述之方法,还包含形成 一第二护环,位在该第二电路区域与该第一半绝缘 区域之间。 19.如申请专利范围第13项所述之方法,其中该第二 质子轰击的能量范围为约10 MeV到20 MeV。 20.如申请专利范围第13项所述之方法,还包含封装 积体电路在形成该第一半绝缘区域和该第二半绝 缘区域的步骤之后,该封装步骤是在低于350℃的温 度下进行。 21.如申请专利范围第13项所述之方法,还包含将该 该第一半绝缘区域和该第二半绝缘区域接地。 22.如申请专利范围第13项所述之方法,还包含将该 第一护环接地。 23.如申请专利范围第13项所述之方法,还包含形成 一护层,自该基板背部延伸至该第二半绝缘区域之 下。 图式简单说明: 图1所示为基板上数位电路区域和类比电路区域间 的杂讯途径。 图2所示为先前技术用形成护环的方法隔离数位电 路区域和类比电路区域间的杂讯干扰。 图3所示为先前技术用质子轰击形成半绝缘区域的 方法隔离数位电路区域和类比电路区域间的杂讯 干扰。 图4所示为数位电路区域、类比电路区域和护环的 形成。 图5所示为用来形成第一半绝缘区域的质子罩的形 成。 图6所示为质子轰击上部基板形成第一半绝缘区域 。 图7所示为质子轰击背部基板形成第二半绝缘区域 。 图8所示为背部接地护层的形成。 图9所示为被隔离的数位电路区域4和类比电路区 域6的俯视图。 图10所示为被隔离的数位电路区域4和未隔离的类 比电路区域6的俯视图。 图11所示为杂讯强度为频率的函数图。 |
