改善带电装置模型静电放电故障率之积体电路、电子装置及方法

摘要

本发明系有关于利用一电容性涂层涂覆一积体电路(IC)，用以改善带电装置模型(CDM)于静电放电(ESD)测试时之故障率。该IC包括一主要基板，数个接点，以及该电容性涂层。该基板具有一上表面、一下表面，以及数个侧表面。该等接点位于该上表面之上，并能与一封装元件之数个引脚相连接。该电容性涂层位于至少该下表面上，用以与一用作固定该基板至该封装元件之导线架相接触。该电容性涂层提供一串联于该IC内在电容之电容。因此CDM测试时之总电容能够降低，并且支配IC内之电荷放电的放电常数也能够降低。因为放电电流与该常数成反比，放电会更缓慢地发生。由于最大放电电流值降低，该IC更能忍受CDM测试。

主权项

1.一种改善带电装置模型静电放电故障率之积体 电路,包括: 一主要基板,具有一上表面,一下表面,以及复数个 侧表面; 复数个接点,位于该主要基板之该上表面上,并能 连接至一封装元件之引脚;以及, 一电容性涂层,位于该主要基板之至少该下表面上 ,用以与一用作固定该主要基板至该封装元件之导 线架相接触。 2.如申请专利范围第1项所述之改善带电装置模型 静电放电故障率之积体电路,其中该电容性涂层具 有一低于该IC内在电容値的电容値。 3.如申请专利范围第1项所述之改善带电装置模型 静电放电故障率之积体电路,其中该电容性涂层从 该主要基板之该下表面延伸至该复数个侧表面上 。 4.如申请专利范围第1项所述之改善带电装置模型 静电放电故障率之积体电路,其中该电容性涂层是 一电容性介电质。 5.如申请专利范围第4项所述之改善带电装置模型 静电放电故障率之积体电路,其中该电容性介电质 具有一低k値。 6.如申请专利范围第1项所述之改善带电装置模型 静电放电故障率之积体电路,其中该电容性涂层具 有一介于0.01毫米和1.0毫米之间之厚度。 7.如申请专利范围第1项所述之改善带电装置模型 静电放电故障率之积体电路,其中该电容性涂层具 有一大体上为0.1毫米之厚度。 8.一种改善带电装置模型静电放电故障率之电子 装置,包括: 一封装元件,具有数个引脚,用以从外面可以连接 该电子装置; 一积体电路(IC),具有一上表面,一下表面,以及复数 个侧表面; 复数个接点,位于该IC之该上表面上,并连接至该封 装元件之该等引脚上; 一电容性薄层,位于该IC的至少该下表面上;以及, 一导线架,用以固定该IC至该封装元件上,因而使该 电容性薄层夹在该IC和该导线架之间。 9.如申请专利范围第8项所述之改善带电装置模型 静电放电故障率之电子装置,其中该电容性涂层具 有一低于该IC之内在电容値的电容値。 10.如申请专利范围第8项所述之改善带电装置模型 静电放电故障率之电子装置,其中该电容性涂层从 该IC之该下表面延伸至该复数个侧表面上。 11.如申请专利范围第8项所述之改善带电装置模型 静电放电故障率之电子装置,其中该电容性涂层是 一电容性介电质。 12.如申请专利范围第8项所述之改善带电装置模型 静电放电故障率之电子装置,其中该电容性介电质 具有一低k値。 13.如申请专利范围第8项所述之改善带电装置模型 静电放电故障率之电子装置,其中该电容性涂层具 有一介于0.01毫米和1.0毫米之间之厚度。 14.如申请专利范围第8项所述之改善带电装置模型 静电放电故障率之电子装置,其中该电容性涂层具 有一大体上为0.1毫米之厚度。 15.一种改善带电装置模型静电放电故障率之方法, 包括: 利用一电容性介电质涂覆一积体电路之至少一下 表面; 连接该IC之一上表面上之复数个接点至一封装元 件之相对应的引脚上; 固定已涂覆该电容性介电质之该IC下表面至一导 线架上;以及 固定该导线架至该封装元件,因而使该电容性介电 质夹在该IC和该导线架之间。 16.如申请专利范围第15项所述之改善带电装置模 型静电放电故障率之方法,更包括在该IC上执行静 电放电(ESD)测试。 17.如申请专利范围第16项所述之改善带电装置模 型静电放电故障率之方法,其中在该IC上执行ESD测 试包括在该IC上执行带电装置模型装置(CDM)测试。 18.如申请专利范围第15项所述之改善带电装置模 型静电放电故障率之方法,其中利用该电容性介电 质涂覆该积体电路之至少该下表面包括利用该电 容性介电质涂覆该IC之该下表面,以及至少大体上 覆盖该IC之一个以上的该侧表面。 19.如申请专利范围第15项所述之改善带电装置模 型静电放电故障率之方法,其中利用该电容性介电 质涂覆该积体电路之至少该下表面包括利用该电 容性介电质涂覆该IC之至少该下表面,因而使该介 电质具有一介于0.1毫米至1.0毫米之间之厚度。 20.如申请专利范围第15项所述之改善带电装置模 型静电放电故障率之方法,其中利用该电容性介电 质涂覆该积体电路之至少该下表面包括利用该电 容性介电质涂覆该IC之至少该下表面,因而使该介 电质具有一大体上为0.1毫米之厚度。 图式简单说明: 第1图显示带电装置模型(CDM)静电测试(ESD)之一种 先前达成方式的系统示意图。 第2图显示一范例电子装置示意图,该电子装置包 括一可受CDM ESD测试之积体电路(IC)。 第3图显示第2图之范例电子装置受CDM ESD测试时,该 装置内含之IC上一电荷放电情况之电路图。 第4图显示依据本发明之一实施例所提供之一IC示 意图,其中该IC之下表面上涂覆一电客性薄层。 第5图显示依据本发明所提供之一IC实施例的示意 图,其中该IC之下表面上涂覆一电容性薄层,并且该 电容性薄层延伸至该IC之侧表面上。 第6图显示依据本发明之所提供之一电子装置实施 例的示意图,其中该电子装置具有一IC,该IC下表面 上有一电容性薄层。 第7图显示依据本发明所提供一实施例中,第6图之 电子装置受CDM ESD测试时,位于该电子装置内含之IC 上一电荷放电之电路简图。 第8图显示依据本发明之一实施例中,第6图之电子 装置的放电电流,其中该电子装置内含之IC具有一 电容性涂层于该IC之至少下表面上,而该放电电流 比第2图先前技术之放电电流远远低得多。 第9图显示依据本发明之一实施例中,一种方法之 流程图。