| 主权项 |
1.一种动态随机存取记忆体之记忆单元,包括:一沟渠式电容结构,配置于一基底之一沟渠中,且该沟渠式电容结构具有一第一电极与一第二电极,其中该第一电极配置于该沟渠底部之该基底中,该第二电极配置于该沟渠中;一电晶体,该电晶体具有一闸极、一第一源/汲极与一第二源/汲极,该闸极配置于该沟渠式电容结构侧边的该基底上,该第一源/汲极与该第二源/汲极配置于该闸极两侧的该基底中,且该电晶体之该第一源/汲极电性连接该沟渠式电容结构;以及一堆叠式电容结构,该推叠式电容结构具有一第三电极与一第四电极,该第三电极配置于该电晶体之该闸极与该沟渠式电容结构之间的该基底上,该第四电极配置于该基底上方,且位于第三电极上,且该推叠式电容结构电性连接该电晶体之该第一源/汲极,其中该第一电极与该第四电极电性连接,且该第二电极与该第三电极电性连接。2.如申请专利范围第1项所述之动态随机存取记忆体之记忆单元,其中更包括一导电带,配置于该电晶体之该闸极与该沟渠式电容结构之间的该基底中,且位于该沟渠式电容结构侧边,该导电带电性连接该沟渠式电容结构与该电晶体之该第一源/汲极。3.如申请专利范围第2项所述之动态随机存取记忆体之记忆单元,其中该导电带包括一埋入式掺杂带(Buried Strap,BS)。4.如申请专利范围第1项所述之动态随机存取记忆体之记忆单元,其中该沟渠式电容结构更包括一第一电容介电层,配置于该第一电极与该第二电极之间。5.如申请专利范围第4项所述之动态随机存取记忆体之记忆单元,其中该第一电容介电层的材质包括氮化矽或氧化矽。6.如申请专利范围第1项所述之动态随机存取记忆体之记忆单元,其中该第一电极包括一N型掺杂区。7.如申请专利范围第1项所述之动态随机存取记忆体之记忆单元,其中该第二电极包括一掺杂多晶矽层。8.如申请专利范围第1项所述之动态随机存取记忆体之记忆单元,其中该堆叠式电容结构更包括一第二电容介电层,配置于该第三电极与该第四电极之间。9.如申请专利范围第8项所述之动态随机存取记忆体之记忆单元,其中该第二电容介电层的材质包括氮化矽或氧化矽。10.如申请专利范围第1项所述之动态随机存取记忆体之记忆单元,其中该第三电极包括一掺杂多晶矽层。11.如申请专利范围第1项所述之动态随机存取记忆体之记忆单元,其中该第四电极包括一掺杂多晶矽层。12.如申请专利范围第1项所述之动态随机存取记忆体之记忆单元,其中更包括一埋入式N型井区配置于该基底中,且电性连接该第一电极;一导体结构配置于该基底上,且电性连接该第四电极;一N型掺杂区配置于该基底中,且电性连接该埋入式N型井区与该导体结构。13.一种动态随机存取记忆体之阵列结构,包括:一基底,该基底中具有多数个隔离结构,且该些隔离结构定义出多数个条状主动区;多数个记忆单元,且每二个记忆单元系位于每一该些条状主动区上,其中每一该些记忆单元包括:一沟渠式电容结构,位于该基底之一沟渠中,且该沟渠式电容结构具有一第一电极与一第二电极,其中该第一电极位于该沟渠底部之该基底中,该第二电极位于该沟渠中;一电晶体,该电晶体具有一闸极、一第一源/汲极与一第二源/汲极,其中该闸极位于该沟渠式电容结构侧边之该基底上,该第一源/汲极位于该闸极与该沟渠式电容结构之间的该基底中,该第二源/汲极位于该闸极侧边的该基底中;以及一堆叠式电容结构,该堆叠式电容结构具有一第三电极与一第四电极,其中该第三电极位于该电晶体之该闸极与该沟渠式电容结构之间的该基底上,该第四电极位于该基底上方,且位于第三电极上;多数条位元线,配置成列,且串联每一该些条状主动区之二记忆单元;以及多数条字元线,与该些位元线垂直,且跨过相邻列之每一该些隔离结构,而串接同一行之该些记忆单元。14.如申请专利范围第13项所述之动态随机存取记忆体之阵列结构,其中更包括一导电带,配置于该电晶体之该闸极与该沟渠式电容结构之间的该基底中,且位于该沟渠式电容结构侧边。15.如申请专利范围第14项所述之动态随机存取记忆体之阵列结构,其中该导电带包括一埋入式掺杂带。16.如申请专利范围第13项所述之动态随机存取记忆体之阵列结构,其中该沟渠式电容结构更包括一第一电容介电层,配置于该第一电极与该第二电极之间。17.如申请专利范围第16项所述之动态随机存取记忆体之阵列结构,其中该第一电容介电层的材质包括氮化矽或氧化矽。18.如申请专利范围第13项所述之动态随机存取记忆体之阵列结构,其中该第一电极包括一N型掺杂区。19.如申请专利范围第13项所述之动态随机存取记忆体之阵列结构,其中该第二电极包括一掺杂多晶矽层。20.如申请专利范围第13项所述之动态随机存取记忆体之阵列结构,其中该堆叠式电容结构更包括一第二电容介电层,配置于该第三电极与该第四电极之间。21.如申请专利范围第20项所述之动态随机存取记忆体之阵列结构,其中该第二电容介电层的材质包括氮化矽或氧化矽。22.如申请专利范围第13项所述之动态随机存取记忆体之阵列结构,其中该第三电极包括一掺杂多晶矽层。23.如申请专利范围第13项所述之动态随机存取记忆体之阵列结构,其中该第四电极包括一掺杂多晶矽层。图式简单说明:图1为依照本发明之较佳实施例所绘示的动态随机存取记忆体之阵列结构的布局上视图。图2所绘示为图1沿I-I'方向之动态随机存取记忆体之记忆单元的剖面示意图。图3为依照本发明之较佳实施例所绘示的动态随机存取记忆体之记忆单元的电路示意图。 |
