| 主权项 |
1.一种半导体元件,包括: 一基底,该基底上具有多数条切割线,将该基底划 分为至少一晶片; 多数个焊垫,设置于该晶片的周边区域中;以及 至少一沟渠式电容器,设置于该些焊垫下方或该些 焊垫与该些切割线之间的区域,该沟渠式电容器包 括: 一下电极,设置于该基底中之一沟渠的侧壁及底部 ; 一上电极,设置于该基底上并填满该沟渠;以及 一电容介电层,设置于该上电极与该下电极之间, 其中该下电极电性连接至一第一焊垫,该上电极电 性连接至一第二焊垫。 2.如申请专利范围第1项所述之半导体元件,更包括 多数个元件隔离结构,该些元件隔离结构位于该沟 渠式电容器两侧,以将该沟渠式电容器与基底中其 他的半导体元件隔离。 3.如申请专利范围第2项所述之半导体元件,其中该 沟渠与该些元件隔离结构之深度相同。 4.如申请专利范围第1项所述之半导体元件,其中该 下电极是由一掺杂区所构成。 5.如申请专利范围第1项所述之半导体元件,其中该 电容介电层之材质包括氧化矽。 6.如申请专利范围第1项所述之半导体元件,其中该 上电极之材质包括掺杂多晶矽。 7.如申请专利范围第1项所述之半导体元件,更包括 连接该上电极与该第二焊垫的一第一导电插塞,以 及连接该下电极与该第一焊垫的一第二导电插塞 。 8.如申请专利范围第7项所述之半导体元件,更包括 一掺杂区,连接该第二导电插塞与该下电极。 9.如申请专利范围第8项所述之半导体元件,更包括 设置于该上电极与该第一导电插塞之间的一第一 金属矽化物层,以及设置于该掺杂区与该第二导电 插塞之间的一第二金属矽化物层。 10.如申请专利范围第1项所述之半导体元件,其中 该沟渠式电容器可以耐10伏特至40伏特的电压。 11.一种半导体元件的制造方法,包括: 提供一基底,该基底上具有多数条切割线,将该基 底划分为至少一晶片; 于该基底中形成多数个元件隔离结构与至少一假 隔离结构,该假隔离结构位于预定形成多数个焊垫 的区域或预定形成该些焊垫的区域与该些切割线 之间; 移除该假隔离结构,以于该基底中形成一沟渠; 于该沟渠的侧壁及底部的该基底中形成一下电极; 于该基底上形成一电容介电层; 于该基底上形成一上电极,该上电极填满该沟渠; 于该基底中形成一掺杂区电性连接该下电极;以及 于该基底上形成一第一焊垫与一第二焊垫,该下电 极经由该掺杂区电性连接至该第一焊垫,该上电极 电性连接至一第二焊垫。 12.如申请专利范围第11项所述之半导体元件的制 造方法,其中移除该假隔离结构,以于该基底中形 成该沟渠之步骤包括: 于该基底上形成一图案化罩幕层,该图案化罩幕层 覆盖该些元件隔离结构,并暴露部分该基底与该假 隔离结构; 进行一蚀刻制程,以移除该假隔离结构,而于该基 底中形成该沟渠。 13.如申请专利范围第12项所述之半导体元件的制 造方法,其中于该沟渠的侧壁及底部的该基底中形 成该下电极之步骤包括: 以该图案化罩幕层为罩幕,进行一倾斜角离子植入 制程;以及 移除该图案化罩幕层。 14.如申请专利范围第11项所述之半导体元件的制 造方法,其中于该基底上形成该电容介电层之方法 包括热氧化法或化学气相沈积法之其中之一。 15.如申请专利范围第11项所述之半导体元件的制 造方法,其中于该基底上形成该上电极之步骤包括 : 于该基底上形成一导体层,该导体层填满该沟渠; 以及 图案化该导体层。 16.如申请专利范围第11项所述之半导体元件的制 造方法,其中于该基底中形成该掺杂区之步骤后, 更包括于该掺杂区与该上电极表面形成一金属矽 化物层。 17.如申请专利范围第16项所述之半导体元件的制 造方法,其中于该掺杂区与该上电极表面形成该金 属矽化物层之方法包括自行对准金属矽化物制程 。 18.如申请专利范围第11项所述之半导体元件的制 造方法,其中于该基底上形成该上电极之步骤后, 更包括于该上电极之侧壁形成一间隙壁。 19.如申请专利范围第11项所述之半导体元件的制 造方法,其中于该基底中形成该掺杂区之步骤后, 更包括: 于该基底上形成一层间绝缘层;以及 于该层间绝缘层中形成多数个导电插塞。 20.如申请专利范围第11项所述之半导体元件的制 造方法,其中该第一焊垫与该第二焊垫分别经由该 些导电插塞电性连接至该下电极与该上电极。 21.如申请专利范围第11项所述之半导体元件的制 造方法,其中于该基底中形成该些元件隔离结构与 该至少一假隔离结构的步骤包括: 于该基底上形成一图案化罩幕层,以暴露出部分该 基底; 移除所暴露的部分该基底,以于该基底中形成多数 个沟渠; 于该基底上形成一绝缘层,以填满该些沟渠; 进行一平坦化制程,以移除该些沟渠以外的该绝缘 层;以及 移除该图案化罩幕层。 图式简单说明: 图1为本发明实施例之半导体元件的上视图。 图2为沿图1之剖面线I-I'的剖面图。 图3A至图3F为本发明实施例之半导体元件的制造流 程剖面图。 |
