| 主权项 |
1.一种电阻値降低之半导体元件,包括: 一电阻値降低之电晶体,包括: 一闸极堆叠结构,于一含矽基底上; 一对源极/汲极区,对应地设置于邻近该闸极堆叠 结构之该含矽基底内;以及 一金属化双膜层,分别覆盖该些源极/汲极区,以降 低该些源极/汲极区之一电阻値,其中该金属化双 膜层包括一金属顶层; 一第一介电层,覆盖该电阻値降低之电晶体,其内 设置有一导电接触物(conductive contact);以及 一第二介电层,覆盖该第一介电层,其内设置一第 一导电构件(conductive feature),其中该第一导电构件 与该导电接触物构成了向下延伸直至覆盖该些源 极/汲极区之该些金属顶层之一之一电性导通路径 。 2.如申请专利范围第1项所述之电阻値降低之半导 体元件,其中更包括一金属矽化物层,分别设置于 该金属顶层与该些源极/汲极区之间。 3.如申请专利范围第2项所述之电阻値降低之半导 体元件,其中该金属顶层与该金属矽化物层包括相 同之金属离子。 4.如申请专利范围第1项所述之电阻値降低之半导 体元件,其中该金属顶层包括一耐火金属。 5.如申请专利范围第2项所述之电阻値降低之半导 体元件,其中该金属矽化物层包括一耐火金属之矽 化物。 6.如申请专利范围第1项所述之电阻値降低之半导 体元件,更包括一导电上盖层,覆盖该些第一导电 构件之上表面。 7.如申请专利范围第1项所述之电阻値降低之半导 体元件,更包括一第三介电层,覆盖该第二介电层, 其内设置有一第二导电构件。 8.如申请专利范围第7项所述之电阻値降低之半导 体元件,更包括一导电上盖层,部份覆盖于该些第 一导电构件,其中该导电上盖层部份露出该第一导 电构件之表面,使得该第二导电构件直接接触该第 一导电构件。 9.如申请专利范围第6项所述之电阻値降低之半导 体元件,其中该导电上盖层包括一金属或一含金属 之材料(metal-containing material)。 10.如申请专利范围第8项所述之电阻値降低之半导 体元件,其中该导电上盖层包括金属或含金属之材 料。 11.一种电阻値降低之半导体元件之制造方法,包括 下列步骤: 提供一含矽基底,其上设置有一闸极堆叠结构以及 于邻近该闸极堆叠结构之该含矽基底内设置有一 对源极/汲极区,其中该闸极堆叠结构包括露出之 一矽闸电极; 于该些源极/汲极区以及该矽闸电极上选择地形成 一金属矽化物层; 施行一无电电镀(electroless plating),选择性地于该些 金属矽化物层上形成一金属层,以降低该些源极/ 汲极区以及该矽闸电极之一电阻値; 形成包括一导电接触物之一第一介电层,覆盖该闸 极堆叠结构以及该些源极/汲极区,其中该导电接 触物电性接触该些源极/汲极区或该矽闸电极之一 ;以及 形成包括一第一导电构件之一第二介电层,覆盖该 第一介电层,其中该第一导电构件电性连结该导电 接触物,形成通往覆盖该些源极/汲极区或该矽闸 电极之一之该金属层之一电性导通路径。 12.如申请专利范围第11项所述之电阻値降低之半 导体元件之制造方法,其中该金属与该金属矽化物 层包括层相同之一金属离子。 13.如申请专利范围第11项所述之电阻値降低之半 导体元件之制造方法,其中该金属层包括耐火金属 。 14.如申请专利范围第11项所述之电阻値降低之半 导体元件之制造方法,其中该金属矽化物层包括一 耐火金属之矽化物。 15.如申请专利范围第11项所述之电阻値降低之半 导体元件之制造方法,其中该无电电镀系采用包括 一还原剂、一催化剂、一错合剂以及该金属层之 金属离子之一电镀液。 16.如申请专利范围第11项所述之电阻値降低之半 导体元件之制造方法,其中该催化剂包括钯(Pd)或 该金属层之金属离子。 17.如申请专利范围第15项所述之电阻値降低之半 导体元件之制造方法,更包括选择性地形成一导电 上盖层,以覆盖该第一导电构件之一上表面之一步 骤。 18.如申请专利范围第17项所述之电阻値降低之半 导体元件之制造方法,其中该导电上盖层包括一金 属或一含金属(metal-containing)之材料。 19.如申请专利范围第11项所述之电阻値降低之半 导体元件之制造方法,更包括形成包括一第二导电 构件之一第三介电层,以覆盖该第二介电层之一步 骤。 20.如申请专利范围第19项所述之电阻値降低之半 导体元件之制造方法,更包括选择性地形成一导电 上盖部份覆盖该第一导电构件之一上表面。 21.如申请专利范围第20项所述之电阻値降低之半 导体元件之制造方法,其中该导电上盖层包括一金 属或一含金属之材料。 22.一种电阻値降低之半导体元件之制造方法,包括 下列步骤: 提供一含矽基底,其上设置有一闸极堆叠结构以及 于邻近该闸极堆叠结构之该含矽基底内设置有一 对源极/汲极区,其中该闸极堆叠结构包括露出之 一矽闸电极; 于该些源极/汲极区以及该矽闸电极上选择地形成 一金属化双膜层,以降低该些源极/汲极区与该矽 闸电极之一电阻値,其中该金属化双膜层包括一金 属顶层; 形成包括一导电接触物之一第一介电层,覆盖该闸 极堆叠结构与该些源极/汲极区,其中该导电接触 物电性接触该些源极/汲极区或该矽闸电极之一; 以及 形成包括一第一导电构件之一第二介电层,覆盖该 第一介电层,其中该第一导电构件电性连结该导电 接触物,以形成通往覆盖该些源极/汲极区之金属 上盖层或该矽闸电极之该导电表面层之一电性导 通路径。 23.如申请专利范围第22项所述之电阻値降低之半 导体元件之制造方法,其中该金属化双膜层更包括 一金属矽化物层,设置于该金属顶层与该些源极/ 汲极区或该矽闸电极之间。 24.如申请专利范围第23项所述之电阻値降低之半 导体元件之制造方法,其中该金属顶层与该金属矽 化物层包括相同之一金属离子。 图式简单说明: 第1-8图为一系列剖面图,用以说明依据本发明一实 施例之电阻値降低半导体元件之制造方法;以及 第9-11图为一系列示意图,分别显示了依据本发明 之其他实施例之多种电阻値降低半导体元件。 |
