智能元件参数测试仪用数字相敏检波器

摘要

本发明涉及一种智能元件参数测试仪用数字相敏检波器，其特征是两路抗混淆滤波器的输入分别与被测元件的电压、电流信号相连，两路抗混淆滤波器的输出分别与两路采样/保持器的信号输入相连，两路采样/保持器的触发输入端均与时基发生器的输出相连，两路采样/保持器的输出均与高速模数转换器信号输入端相连，高速模数转换器的数字信号输出以串行或并行方式与数字相敏检波算法模块的相应信号数据端相连，现场可编程门阵列FPGA的A/D控制端和数据线与高速模数转换器的对应控制端和数据线相连，现场可编程门阵列FPGA中的对应数字相敏检波算法模块的输入输出端与数字相敏检波算法模块的数据总线和地址总线相连，数字相敏检波算法模块的输出与智能元件参数测试仪中的主控制器相连。

主权项

1、一种智能元件参数测试仪用数字相敏检波器，其特征是它由两路抗混淆滤波器、两路采样/保持器、高速模数转换器、数字相敏检波算法模块、时基发生器和现场可编程门阵列FPGA组成，两路抗混淆滤波器的输入分别通过智能元件参数测试仪中的两路信号调理电路与被测元件的电压、电流信号相连，两路抗混淆滤波器的输出分别与两路采样/保持器的信号输入相连，两路采样/保持器的触发输入端均与时基发生器的输出相连，两路采样/保持器的输出均与高速模数转换器信号输入端相连，高速模数转换器的数字信号输出以串行或并行方式与数字相敏检波算法模块的相应信号数据端相连，或者，高速模数转换器的数字信号输出通过现场可编程门阵列FPGA与数字相敏检波算法模块的相应数据端相连，或者，高速模数转换器的数字信号输出通过缓冲存储器与数字相敏检波算法模块的相应数据端相连，现场可编程门阵列FPGA的时基控制端与时基发生器的控制端相连，现场可编程门阵列FPGA的A/D控制端和数据线与高速模数转换器的对应控制端和数据线相连，现场可编程门阵列FPGA中的对应数字相敏检波算法模块的输入输出端与数字相敏检波算法模块的数据总线和地址总线相连，数字相敏检波算法模块的输出与智能元件参数测试仪中的主控制器相连。