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Die Erfindung betrifft einen synchronen Parallel-Serienwandler zur Wandlung eines parallelen n Bit Eingangssignals in einen seriellen Ein-Bit-Ausgangssignalstrom (D3(1/1)) synchron zu einem Taktsignal (clk_hr_i), das, bezogen auf eine Taktrate eines Systemtakts (sys_clk) die halbe Taktrate hat, wobei der Parallel-Serienwandler (1) aufweist: ein erstes Schieberegister (SR_od), das synchron zur Rück- oder Vorderflanke des Taktsignals (clk_hr_i) einen ungeradzahligen Teil (D1_od(1/8)) des Eingangssignals mit einem ersten Ladesignal (odload_i) parallel übernimmt und seriell als eine erste Ein-Bit-Signalfolge (D2_od(1/2)) ausgibt; ein zweites Schieberegister (SR_ev), das synchron zur Vorder- oder Rückflanke des Taktsignals (clk_hr_i) einen geradzahligen Teil (D1_ev(1/8)) des Eingangssignals mit einem zweiten Ladesignal (evload_i) parallel übernimmt und seriell als eine zweite Ein-Bit-Signalfolge (D2_ev(1/2)) ausgibt, und eine Verschmelzungseinheit (M), die die erste Ein-Bit-Signalfolge (D2_od(1/2)) von dem ersten Schieberegister (SR_od), die zweite Ein-Bit-Signalfolge (D2_ev(1/2)) von dem zweiten Schieberregister (SR_ev) und das Taktsignal (clk_hr_i) empfängt und die erste Ein-Bit-Signalfolge (D2_od(1/2)) synchron mit der Rück- oder Vorderflanke des Taktsignals (clk_hr_i) und die zweite Ein-Bit-Signalfolge (D2_ev(1/2)) synchron mit der Vorder- oder Rückflanke des Taktsignals (clk_hr_i) zu dem Ausgangssignalstrom (D3(1/1)) verschmilzt und diesen ausgibt.
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