| 主权项 |
1.一种高速传送架构,系连结于一主机之通用串列 滙流排主控器及一周边装置之间,包括: 一双埠记忆体,具有一第一资料传输埠及一第二资 料传输埠,该第一资料传输埠系用以供该主机之通 用串列滙流排主控器对该双埠记忆体存取资料; 一直接记忆体存取器(DMA),用以提供该双埠记忆体 之第二资料传输埠与该周边装置之间的大量资料 传输;及 一微处理器,系控制该双埠记忆体的资机存取,并 对该直接记忆体存取器记进行设定,以控制该双埠 记忆体与该周边装置之间的资料传输,该直接记忆 体存取器对该双埠记忆体与该周边装置的资料传 输。 2.如申请专利范围第1项所述之高速传送架构,其中 该直接记忆体存取器系设有位址暂存器(address register),该位址暂存器系用以设定存取该双埠记忆 体的位址。 3.如申请专利范围第2项所述之高速传送架构,其中 该直接记忆体存取器设有资料传输暂存器(data transfer register),该资料传输暂存器系用以设定传输 资料的次数。 4.如申请专利范围第3项所述之高速传送架构,其中 该直接记忆体存取器设有暂停暂存器(pause register) ,该暂停暂存器用以暂停该双埠记忆体与该周边装 置之间的资料传输,并记录该位址暂存器与该资料 传输暂存器的値。 5.如申请专利范围第1项所述之高速传送架构,其中 该直接记忆体存取器设有停止暂存器(stop register), 该停止暂存器系用以停止该双埠记忆体与该周边 装置之间的传输。 6.如申请专利范围第1项所述之高速传送架构,其中 该双埠记忆体包括有: 第一先进先出暂存器(FIFO),用以接收IN型资料讯包; 第二先进先出暂存器,用以接收OUT型资料讯包;及 第三先进先出暂存器,用以接收SETUP型资料讯包。 7.如申请专利范围第1项所述之高速传送架构,尚包 括一多工器,该多工器输出端连接于该双埠忆体, 该多工器输入端连接于该微处理器与该直接记忆 体存取器,该多工器的选择线系由该微处理器控制 ,该微处理器系透过该多工器以决定该微处理器或 该直接记忆体存取器可以使用该第二资料传输埠 对该双埠记忆体存取资料。 8.如申请专利范围第1项所述之高速传送架构,尚包 括一收发电路,该收发电路连接于该主机之通用串 列滙流排主控器与该双埠记忆体之间。 图式简单说明: 第一图系为习知USB资料收发架构之电路方块示意 图; 第二图系为本发明高速传送架构之电路方块示意 图; 第三图系为本发明双埠记忆体之配置图;及 第四图系为本发明DMA传输操作之流程图。 |
