| 主权项 |
1.一种晶片封装结构,包括: 一半导体基材,具有一第一表面与一第二表面; 多数个导电柱,贯穿该半导体基材;以及 一晶片,配置于该半导体基材之该第一表面上,其 中该晶片系与该些导电柱电性连接。 2.如申请专利范围第1项所述之晶片封装结构,其中 每一该些导电柱包括一核心导体层以及在该核心 导体层外围之一金属层。 3.如申请专利范围第2项所述之晶片尺寸封装结构, 其中该核心导体层之材质包括焊料或金属。 4.如申请专利范围第1项所述之晶片封装结构,更包 括多数个凸块,配置于该晶片与该半导体基材之间 ,且该晶片系经由该些凸块与该些导电柱电性连接 。 5.如申请专利范围第4项所述之晶片封装结构,更包 括一底胶,配置于该晶片与该半导体基材之间,以 包覆该些凸块。 6.如申请专利范围第1项所述之晶片封装结构,更包 括多数个导线,电性连接该晶片与该些导电柱。 7.如申请专利范围第6项所述之晶片封装结构,更包 括一封装胶体,配置于该半导体基材之该第一表面 上,且该封装胶体系包覆该晶片与该些导线。 8.如申请专利范围第1项所述之晶片封装结构,更包 括多数个焊球,配置于该半导体基材之该第二表面 上,而该些焊球系与该些导电柱电性连接。 9.如申请专利范围第1项所述之晶片封装结构,其中 该半导体基材具有多数个第一接垫,其位于该第一 表面上,且该些第一接垫系与该些导电柱电性连接 。 10.如申请专利范围第1项所述之晶片封装结构,其 中该半导体基材具有一第一重配线路层,其位于该 第一表面上,且该第一重配线路层系与该些导电柱 电性连接。 11.如申请专利范围第10项所述之晶片封装结构,其 中该半导体基材具有一第二重配线路层,位于该第 二表面上,且该第二重配线路层系经由该些导电柱 电性连接至该第一重配线路层。 12.如申请专利范围第1项所述之晶片封装结构,其 中该半导体基材具有多数个第二接垫,位于该第二 表面上,且该些第二接垫系与该些导电柱电性连接 。 13.如申请专利范围第1项所述之晶片封装结构,其 中该半导体基材具有一第二重配线路层,位于该第 二表面上,且该第二重配线路层与该些导电柱电性 连接。 14.一种晶片封装制程,包括: 提供一半导体基材,该半导体基材具有一第一表面 与一第二表面; 在该半导体基材之该第二表面上形成多数个盲孔; 在该些盲孔内形成多数个导电柱,其中每一该些导 电柱之一端系暴露于外; 研磨该半导体基材之该第一表面,以暴露出每一该 些导电柱之另一端;以及 配置多数个晶片于该半导体基材之该第一表面或 第二表面上,其中每一该些晶片系与对应之该些导 电柱电性连接。 15.如申请专利范围第14项所述之晶片封装制程,其 中在该些盲孔内形成该些导电柱之方法包括填孔 电镀(via filling plating)制程。 16.如申请专利范围第14项所述之晶片封装制程,其 中在该些盲孔内形成该些导电柱之方法包括: 在该些盲孔之内壁上形成一金属层;以及 在该些盲孔内形成一核心导体层,其中该金属层系 位于该核心导体层之外围。 17.如申请专利范围第14项所述之晶片封装制程,其 中在该半导体基材上形成该些盲孔之方法包括雷 射钻孔制程。 18.如申请专利范围第14项所述之晶片封装制程,其 中在研磨该半导体基材之后,以及在配置该些晶片 之前,更包括对于该半导体基材进行一切割制程。 19.如申请专利范围第14项所述之晶片封装制程,其 中电性连接该些晶片与该半导体基材之方式,系包 括在该些晶片上或在该半导体基材上形成多数个 凸块,且每一该些晶片系经由对应之该些凸块与对 应之该些导电柱电性连接。 20.如申请专利范围第19项所述之晶片封装制程,其 中在配置该些晶片之后,更包括: 在每一该些晶片与该半导体基材之间形成一底胶, 以包覆对应之该些凸块;以及 在该半导体基材上形成多数个焊球,其中该些晶片 与该些焊球系分别位于该半导体基材之该第一表 面与该第二表面上,且该些焊球系与该些导电柱电 性连接。 21.如申请专利范围第20项所述之晶片封装制程,其 中在配置该些晶片之后,以及在形成该底胶之前, 更包括对于该半导体基材进行一切割制程。 22.如申请专利范围第20项所述之晶片封装制程,其 中在形成该底胶之后,以及在形成该些焊球之前, 更包括对于该半导体基材进行一切割制程。 23.如申请专利范围第14项所述之晶片封装制程,其 中电性连接该些晶片与该半导体基材之方式,系包 括形成多数条导线,而每一该些晶片系经由对应之 该些导线与对应之该些导电柱电性连接。 24.如申请专利范围第23项所述之晶片封装制程,其 中在配置该些晶片之后,更包括: 在每一该些晶片上形成一封装胶体,以包覆对应之 该些导线;以及 在该半导体基材上形成多数个焊球,其中该些晶片 与该些焊球系分别位于该半导体基材之该第一表 面与该第二表面上,且该些焊球系与该些导电柱电 性连接。 25.如申请专利范围第24项所述之晶片封装制程,其 中在配置该些晶片之后,以及在形成该封装胶体之 前,更包括对于该半导体基材进行一切割制程。 26.如申请专利范围第24项所述之晶片封装制程,其 中在形成该封装胶体之后,以及在形成该些焊球之 前,更包括对于该半导体基材进行一切割制程。 27.如申请专利范围第14项所述之晶片封装制程,其 中在配置该些晶片之前,更包括在该第一表面上形 成多数个第一接垫,且该些第一接垫系分别与该些 导电柱电性连接。 28.如申请专利范围第14项所述之晶片封装制程,其 中在配置该些晶片之前,更包括在该第一表面上形 成一第一重配线路层,且该重配线路层系与该些导 电柱电性连接。 29.如申请专利范围第28项所述之晶片封装制程,其 中在配置该些晶片之前,更包括在该第二表面上形 成一第二重配线路层,而该第二重配线路层经由该 些导电柱电性连接至该第一重配线路层。 30.如申请专利范围第14项所述之晶片封装制程,其 中在配置该些晶片之前,更包括在该第二表面上形 成多数个第二接垫,且该些第二接垫系分别与该些 导电柱电性连接。 31.如申请专利范围第14项所述之晶片封装制程,其 中在配置该些晶片之前,更包括在该第二表面上形 成一第二重配线路层,而该第二重配线路层系与该 些导电柱电性连接。 32.一种晶片承载器,包括: 一半导体基材,具有一第一表面与一第二表面;以 及 多数个导电柱,贯穿该半导体基材。 33.如申请专利范围第32项所述之晶片承载器,其中 每一该些导电柱包括一核心导体层以及在该核心 导体层外围之一金属层。 34.如申请专利范围第33项所述之晶片承载器,其中 该核心导体层之材质包括焊料或金属。 35.如申请专利范围第32项所述之晶片承载器,更包 括多数个第一接垫,配置于该半导体基材之该第一 表面上,且该些第一接垫系与该些导电柱电性连接 。 36.如申请专利范围第32项所述之晶片承载器,更包 括一第一重配线路层,配置于该半导体基材之该第 一表面上,且该第一重配线路层系与该些导电柱电 性连接。 37.如申请专利范围第36项所述之晶片承载器,更包 括一第二重配线路层,配置于该半导体基材之该第 二表面上,且该第二重配线路层系经由该些导电柱 电性连接至该第一重配线路层。 38.如申请专利范围第32项所述之晶片承载器,更包 括多数个第二接垫,配置于该半导体基材之该第二 表面上,且该些第二接垫系与该些导电柱电性连接 。 39.如申请专利范围第32项所述之晶片承载器,更包 括一第二重配线路层,配置于该半导体基材之该第 二表面上,且该第二重配线路层与该些导电柱电性 连接。 40.一种晶片承载器制程,包括: 提供一半导体基材,该半导体基材具有一第一表面 与一第二表面; 在该半导体基材之该第二表面上形成多数个盲孔; 在该些盲孔内形成多数个导电柱,其中每一该些导 电柱之一端系暴露于外;以及 研磨该半导体基材之该第一表面,以暴露出每一该 些导电柱之另一端。 41.如申请专利范围第40项所述之晶片承载器制程, 其中在该些盲孔内形成该些导电柱之方法包括填 孔电镀制程。 42.如申请专利范围第40项所述之晶片承载器制程, 其中在该些盲孔内形成该些导电柱之方法包括: 在该些盲孔之内壁上形成一金属层;以及 在该些盲孔内形成一核心导体层,其中该金属层系 位于该核心导体层之外围。 43.如申请专利范围第40项所述之晶片承载器制程, 其中在该半导体基材上形成该些盲孔之方法包括 雷射钻孔制程。 44.如申请专利范围第40项所述之晶片承载器制程, 其中在研磨该半导体基材之后,更包括对于该半导 体基材进行一切割制程。 45.如申请专利范围第40项所述之晶片承载器制程, 其中在研磨该半导体基材之前,更包括在该第一表 面上形成多数个第一接垫,且该些第一接垫系分别 与该些导电柱电性连接。 46.如申请专利范围第40项所述之晶片承载器制程, 其中在研磨该半导体基材之前,更包括在该第一表 面上形成一第一重配线路层,且该重配线路层系与 该些导电柱电性连接。 47.如申请专利范围第46项所述之晶片承载器制程, 其中在研磨该半导体基材之后,更包括在该第二表 面上形成一第二重配线路层,而该第二重配线路层 系经由该些导电柱电性连接至该第一重配线路层 。 48.如申请专利范围第40项所述之晶片承载器制程, 其中在研磨该半导体基材之后,更包括在该第二表 面上形成多数个第二接垫,且该些第二接垫系分别 与该些导电柱电性连接。 49.如申请专利范围第40项所述之晶片承载器制程, 其中在配置该些晶片之后,更包括在该第二表面上 形成一第二重配线路层,而该第二重配线路层系与 该些导电柱电性连接。 图式简单说明: 图1绘示习知的覆晶封装结构的剖面示意图。 图2绘示依照本发明第一较佳实施例之晶片封装结 构的剖面示意图。 图3A至图3D绘示依照本发明第一较佳实施例之晶片 封装制程的剖面示意图。 图4绘示依照本发明第二较佳实施例之晶片封装结 构的剖面示意图。 图5绘示依照本发明第三较佳实施例之晶片封装结 构的剖面示意图。 |
