发明名称 通用型平板显示控制器
摘要 本实用新型涉及一种平板显示器的结构和控制,特别是具有PWM波形发生器和可配置寄存器,可用于LCD、FED、PDP等各种显示器的控制,属于平板显示技术领域。目前平板显示器的外围控制电路都是采用可编程逻辑器件或专用电路ASIC来设计,虽然显示器的扫描控制原理相同,但不能通用,不能标准化。本实用新型的控制器包括数字变频器、I<SUP>2</SUP>C接口控制器、PWM波形发生器等7大部分,将它们集成在一起,采用可配置寄存器输出不同显示分辨率、不同场频率和不同数据写入方式的各种显示控制信号和时钟信号;采用PWM波形发生器产生脉宽调制驱动信号来满足FED、PDP等需要的高电压激励信号;通过列扫描控制器产生满足液晶显示的反转控制信号。可优化显示系统电路,降低成本,实现标准化。
申请公布号 CN2762261Y 申请公布日期 2006.03.01
申请号 CN200420056557.9 申请日期 2004.12.08
申请人 南开大学 发明人 耿卫东;代永平;孙钟林;刘艳艳
分类号 G09G3/20(2006.01) 主分类号 G09G3/20(2006.01)
代理机构 天津市学苑有限责任专利代理事务所 代理人 解松凡
主权项 1.一种通用型平板显示控制器,它包括数字变频器、I2C接口控制器、状态寄存器、PWM波形发生器、列扫描控制器、行扫描控制器、存储器控制器,其特征在于:将它们集成在一起:数字变频器(1):由数据锁存器(12)、延时电路(11)和逻辑运算电路(10)三部分组成;数据锁存器(12)的数据输入端与配置寄存器(13)相连,接收并锁存配置寄存器(13)的数据,延时电路和逻辑运算电路的时钟输入端直接连到外部时钟输入,逻辑运算电路把外部输入的时钟信号和延时后的信号经过异或运算后在输出端输出DCLK信号;外部时钟信号CLK输入给逻辑运算电路和延时电路,延时电路根据数据锁存器的控制码D0-D7,把经过延时的频率信号f1-f8送到逻辑运算电路,再由逻辑运算电路输出经过变频处理的时钟信号DCLK;I2C接口控制器(2):I2C接口控制器内部由串并转换器、时序控制器、地址发生器电路组成;I2C接口控制器通过串行总线与外部CPU接口相连,通过3位地址线和8位数据线分别与配置寄存器(13)、配置寄存器(14)、配置寄存器(15)、PWM波形发生器(4)、状态寄存器(3)相连;I2C接口控制器接收外部CPU的I2C协议信号,在内部地址发生器的控制下,顺序的写入各配置寄存器,地址与内部寄存器的关系是:000为配置寄存器13;001和010为PWM寄存器;011和100为配置寄存器14;101和110为配置寄存器15;111为状态寄存器;状态寄存器(3):由一个8位数据寄存器组成;8位数据输入线与I2C接口控制器数据总线相连,8位数据输出线连到I2C接口控制器的数据输出缓冲器;由I2C接口控制器装入8位数据;PWM波形发生器(4):由一个分频器(8)和一个可预置初值的可预置串入/并入串出移位寄存器(9)组成;分频器的时钟输入端连到外部时钟CLK,内部移位寄存器的并行数据输入端连到I2C接口控制器的数据总线,PWM输出端直接输出PWM信号;接收外部的时钟信号,根据内部寄存器的预置初值,输出可调脉宽信号;列扫描控制器(5):由可预置循环计数器(16)、多路选择器(17)、分频器(18)组成;循环计数器的数据预置端与配置寄存器(14)相连,计数器的时钟输入与数字变频器的输出相连,多路选择器的输入与行同步Hs、场同步Vs、像素时钟DCLK相连;循环计数器通过配置寄存器(14)置初值,然后对时钟DCLK减计数,计数器全零时输出VCK和OE信号。多路选择器选择Hs、Vs和DCLK之一进行二分频后输出POL信号;行扫描控制器(6):由可预置循环计数器(19)、延时计数器(20)、延时计数器(21)、延时计数器(22)和或门(23)组成;循环计数器的数据预置端与配置寄存器(15)相连,计数时钟与列扫描控制器相连,延时计数器分别与列扫描控制器、输入信号Vsy、输入信号Hsy相连;循环计数器通过配置寄存器(15)置初值,然后对列扫描控制器的输出信号VCK进行减计数,计数器全零时经或门输出Vs信号,或门的另一个输入来自Vsy的延时计数器;列扫描控制器输出的VCK信号经延时后输出Hs信号,Hsy信号经延时后输出到存储器控制器用来产生HF信号;存储器控制器(7):由脉冲整形电路和单脉冲发生器组成;输入端接到行扫描控制器接收到的Vsy和Hsy信号,CS、VF和HF信号直接对外输出;脉冲整形电路对Vsy信号进行整形后在经过分频输出CS信号。Vsy信号延时后经单脉冲发生器输出VF信号,Hsy信号延时后经单脉冲发生器输出HF信号;
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