| 主权项 |
1.一种半导体装置,包括:一第一互连层,该第一互连层包括一第一夹层绝缘薄膜及一形成于该第一夹层绝缘薄膜中之第一互连图案,以暴露于该第一夹层绝缘薄膜之一表面,该第一夹层绝缘薄膜及该第一互连图案形成一共用第一平坦化主要表面;一第二互连层,该第二互连层包括一形成于该第一夹层绝缘薄膜上之第二夹层绝缘薄膜及一形成于该第二夹层绝缘薄膜中之第二互连图案,以暴露于该第二夹层绝缘薄膜之一表面,该第二夹层绝缘薄膜及该第二互连图案形成一共用第二平坦化主要表面;以及一第三互连层,该第三互连层包括一形成于该第二夹层绝缘薄膜上之第三夹层绝缘薄膜及一形成于该第三夹层绝缘薄膜中之第三互连图案,以暴露于该第三夹层绝缘薄膜之一表面,该第三夹层绝缘薄膜及该第三互连图案形成一共用第三平坦化主要表面;该第二互连图案以复数个通道插塞被连接至该第一互连图案,该复数个通道插塞穿过该第二夹层绝缘薄膜且形成一第一通道插塞群组,该第三互连图案以复数个通道插塞被连接至该第二互连图案,该复数个通道插塞穿过该第三夹层绝缘薄膜且形成一第二通道插塞群组,该第一通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一第一密度値,其中该密度为形成于该第一通道插塞群组中并包含于一单位区域中之该通道插塞的总面积,对形成于该第一通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该第二通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一第二密度値,其中该密度为形成于该第二通道插塞群组中并包含于一单位区域中之该通道插塞的总面积,对形成于该第二通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该第一密度値小于该第二密度値,该设计规则被设定成,该通道插塞在该第一及第二通道插塞群组之任一群组中皆以0.4微米之最小间距被设置,该第二密度値为70%或以下。2.如申请专利范围第1项之半导体装置,其中,该单位区域为一每一边缘尺寸各为50微米之区域。3.一种半导体装置,包括:一第一互连层,该第一互连层包括一第一夹层绝缘薄膜及一形成于该第一夹层绝缘薄膜中之第一互连图案,以暴露于该第一夹层绝缘薄膜之一表面,该第一夹层绝缘薄膜及该第一互连图案形成一共用第一平坦化主要表面;一第二互连层,该第二互连层包括一形成于该第一夹层绝缘薄膜上之第二夹层绝缘薄膜及一形成于该第二夹层绝缘薄膜中之第二互连图案,以暴露于该第二夹层绝缘薄膜之一表面,该第二夹层绝缘薄膜及该第二互连图案形成一共用第二平坦化主要表面;以及一第三互连层,该第三互连层包括一形成于该第二夹层绝缘薄膜上之第三夹层绝缘薄膜及一形成于该第三夹层绝缘薄膜中之第三互连图案,以暴露于该第三夹层绝缘薄膜之一表面,该第三夹层绝缘薄膜及该第三互连图案形成一共用第三平坦化主要表面;该第二互连图案以复数个通道插塞被连接至该第一互连图案,该复数个通道插塞穿过该第二夹层绝缘薄膜且形成一第一通道插塞群组,该第三互连图案以复数个通道插塞被连接至该第二互连图案,该复数个通道插塞穿过该第三夹层绝缘薄膜且形成一第二通道插塞群组,该第一通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一第一密度値,其中该密度为形成于该第一通道插塞群组中并包含于一单位区域中之该通道插塞的总面积,对形成于该第一通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该第二通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一第二密度値,其中该密度为形成于该第二通道插塞群组中并包含于一单位区域中之该通道插塞的总面积,对形成于该第二通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该第一密度値小于该第二密度値,该设计规则被设定成,该通道插塞在该第一及第二通道插塞群组之任一群组中皆以0.4微米之最小间距被设置,当该单位区域之每一边缘尺寸在50到100微米之间时,该第二密度値为60%或以下。4.如申请专利范围第1项之半导体装置,其中,该第一互连图案、该第二互连图案、该第三互连图案、形成该第一通道插塞群组之该通道插塞,以及形成该第二通道插塞群组之该通道插塞系由铜做成。5.如申请专利范围第1项之半导体装置,其中,该第二密度値为该第一密度値之1.6倍以下。6.如申请专利范围第1项之半导体装置,其中,形成该第一通道插塞群组之该通道插塞,以及形成该第二通道插塞群组之该通道插塞分别被形成于该第二夹层绝缘薄膜之一第一区域,以及该第三夹层绝缘薄膜之一第二区域中,且其中,当由该第三夹层绝缘薄膜成垂直之方向视之时,该第一及第二区域彼此重叠。7.一种半导体装置,包括:一第一互连层,该第一互连层包括一第一夹层绝缘薄膜及一形成于该第一夹层绝缘薄膜中之第一互连图案,以暴露于该第一夹层绝缘薄膜之一表面,该第一夹层绝缘薄膜及该第一互连图案形成一共用第一平坦化主要表面;一第二互连层,该第二互连层包括一形成于该第一夹层绝缘薄膜上之第二夹层绝缘薄膜及一形成于该第二夹层绝缘薄膜中之第二互连图案,以暴露于该第二夹层绝缘薄膜之一表面,该第二夹层绝缘薄膜及该第二互连图案形成一共用第二平坦化主要表面;以及一第三互连层,该第三互连层包括一形成于该第二夹层绝缘薄膜上之第三夹层绝缘薄膜及一形成于该第三夹层绝缘薄膜中之第三互连图案,以暴露于该第三夹层绝缘薄膜之一表面,该第三夹层绝缘薄膜及该第三互连图案形成一共用第三平坦化主要表面;该第二互连图案以复数个通道插塞被连接至该第一互连图案,该复数个通道插塞穿过该第二夹层绝缘薄膜且形成一第一通道插塞群组,该第三互连图案以复数个通道插塞被连接至该第二互连图案,该复数个通道插塞穿过该第三夹层绝缘薄膜且形成一第二通道插塞群组,该第一通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一第一密度値,其中该密度为形成于该第一通道插塞群组中并包含于一单位区域中之该通道插塞的总面积,对形成于该第一通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该第二通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一第二密度値,其中该密度为形成于该第二通道插塞群组中并包含于一单位区域中之该通道插塞的总面积,对形成于该第二通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该第一密度値小于该第二密度値,该设计规则被设定成,该通道插塞在该第一及第二通道插塞群组之任一群组中皆以0.6微米之最小间距被设置,该第二密度値为85%或以下。8.如申请专利范围第7项之半导体装置,其中,该单位区域为一每一边缘尺寸各为50微米之区域。9.一种具有多层互连结构之半导体装置的制造方法,该方法包括下列步骤:在一具有第一互连图案之第一绝缘薄膜上形成一第二夹层绝缘薄膜;以双镶嵌制程在该第二夹层绝缘薄膜中形成一第二互连图案,以透过复数个形成一第一通道插塞群组之通道插塞,使该第二互连图案与该第一互连图案接触;在该第二夹层绝缘薄膜上形成一第三夹层绝缘薄膜;以及以双镶嵌制程在该第三夹层绝缘薄膜中形成一第三互连图案,以透过复数个形成一第二通道插塞群组之通道插塞,使该第三互连图案与该第二互连图案接触;其中,当该通道插塞以0.4微米之最小间距被设置于该第一及第二通道插塞群组中时,该方法提供一将形成该第二通道插塞群组之该通道插塞的密度控制在70%或以下的步骤。10.如申请专利范围第9项之方法,其中,该密度系以一每一边缘尺寸各为50微米之区域为基础被获得。11.一种具有多层互连结构之半导体装置的制造方法,该方法包括下列步骤:在一具有第一互连图案之第一绝缘薄膜上形成一第二夹层绝缘薄膜;以双镶嵌制程在该第二夹层绝缘薄膜中形成一第二互连图案,以透过复数个形成一第一通道插塞群组之通道插塞,使该第二互连图案与该第一互连图案接触;在该第二夹层绝缘薄膜上形成一第三夹层绝缘薄膜;以及以双镶嵌制程在该第三夹层绝缘薄膜中形成一第三互连图案,以透过复数个形成一第二通道插塞群组之通道插塞,使该第三互连图案与该第二互连图案接触;其中,当该通道插塞以0.4微米之最小间距被设置于该第一及第二通道插塞群组中时,该方法提供一将形成该第二通道插塞群组之该通道插塞在一每一边缘尺寸在50到100微米之间之区域中的密度控制在60%或以下的步骤。12.如申请专利范围第11项之方法,其中,该第二密度値被限制在该第一密度値之1.6倍以下。13.一种具有多层互连结构之半导体装置的制造方法,该方法包括下列步骤:在一具有第一互连图案之第一绝缘薄膜上形成一第二夹层绝缘薄膜;以双镶嵌制程在该第二夹层绝缘薄膜中形成一第二互连图案,以透过复数个形成一第一通道插塞群组之通道插塞,使该第二互连图案与该第一互连图案接触;在该第二夹层绝缘薄膜上形成一第三夹层绝缘薄膜;以及以双镶嵌制程在该第三夹层绝缘薄膜中形成一第三互连图案,以透过复数个形成一第二通道插塞群组之通道插塞,使该第三互连图案与该第二互连图案接触;其中,当该通道插塞以0.6微米之最小间距被设置于该第一及第二通道插塞群组中时,该方法提供一将形成该第二通道插塞群组之该通道插塞的密度控制在85%或以下的步骤。14.如申请专利范围第13项之方法,其中,该密度系以一每一边缘尺寸各为50微米之区域为基础被获得。15.一种具有互连结构之半导体装置的设计方法,该互连结构包括:一第一互连层,该第一互连层包括一第一夹层绝缘薄膜及一形成于该第一夹层绝缘薄膜中之第一互连图案,以暴露于该第一夹层绝缘薄膜之一表面,该第一夹层绝缘薄膜及该第一互连图案形成一共用第一平坦化主要表面;一第二互连层,该第二互连层包括一形成于该第一夹层绝缘薄膜上之第二夹层绝缘薄膜及一形成于该第二夹层绝缘薄膜中之第二互连图案,以暴露于该第二夹层绝缘薄膜之一表面,该第二夹层绝缘薄膜及该第二互连图案形成一共用第二平坦化主要表面;以及一第三互连层,该第三互连层包括一形成于该第二夹层绝缘薄膜上之第三夹层绝缘薄膜及一形成于该第三夹层绝缘薄膜中之第三互连图案,以暴露于该第三夹层绝缘薄膜之一表面,该第三夹层绝缘薄膜及该第三互连图案形成一共用第三平坦化主要表面;该第二互连图案以复数个通道插塞被连接至该第一互连图案,该复数个通道插塞穿过该第二夹层绝缘薄膜且形成一第一通道插塞群组,该第三互连图案以复数个通道插塞被连接至该第二互连图案,该复数个通道插塞穿过该第三夹层绝缘薄膜且形成一第二通道插塞群组,该第一通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一第一密度値,其中该密度为形成于该第一通道插塞群组中并包含于一单位区域中之该通道插塞的总面积,对形成于该第一通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该第二通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一小于该第一密度値之第二密度値,其中该密度为形成于该第二通道插塞群组中并包含于一单位区域中之该通道插塞的总面积对形成于该第二通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该设计规则被设定成,该通道插塞在该第一及第二通道插塞群组之任一群组中皆以0.4微米之最小间距被设置,该第二密度値被限制在70%或以下。16.如申请专利范围第15项之方法,其中,该单位区域为一每一边缘尺寸各为50微米之区域。17.一种具有互连结构之半导体装置的设计方法,该互连结构包括:一第一互连层,该第一互连层包括一第一夹层绝缘薄膜及一形成于该第一夹层绝缘薄膜中之第一互连图案,以暴露于该第一夹层绝缘薄膜之一表面,该第一夹层绝缘薄膜及该第一互连图案形成一共用第一平坦化主要表面;一第二互连层,该第二互连层包括一形成于该第一夹层绝缘薄膜上之第二夹层绝缘薄膜及一形成于该第二夹层绝缘薄膜中之第二互连图案,以暴露于该第二夹层绝缘薄膜之一表面,该第二夹层绝缘薄膜及该第二互连图案形成一共用第二平坦化主要表面;以及一第三互连层,该第三互连层包括一形成于该第二夹层绝缘薄膜上之第三夹层绝缘薄膜及一形成于该第三夹层绝缘薄膜中之第三互连图案,以暴露于该第三夹层绝缘薄膜之一表面,该第三夹层绝缘薄膜及该第三互连图案形成一共用第三平坦化主要表面;该第二互连图案以复数个通道插塞被连接至该第一互连图案,该复数个通道插塞穿过该第二夹层绝缘薄膜且形成一第一通道插塞群组,该第三互连图案以复数个通道插塞被连接至该第二互连图案,该复数个通道插塞穿过该第三夹层绝缘薄膜且形成一第二通道插塞群组,该第一通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一第一密度値,其中该密度为形成于该第一通道插塞群组中并包含于一单位区域中之该通道插塞的总面积对形成于该第一通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该第二通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一小于该第一密度値之第二密度値,其中该密度为形成于该第二通道插塞群组中并包含于一单位区域中之该通道插塞的总面积对形成于该第二通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该设计规则被设定成,该通道插塞在该第一及第二通道插塞群组之任一群组中皆以0.4微米之最小间距被设置,当该单位区域之每一边缘尺寸在50到60微米之间时,该第二密度値被限制在60%或以下。18.如申请专利范围第15项之方法,其中,该第二密度値被限制在该第一密度値之1.6倍以下。19.如申请专利范围第15项之方法,其中,形成该第一通道插塞群组之该通道插塞以及形成该第二通道插塞群组之该通道插塞分别被形成于该第二夹层绝缘薄膜之一第一区域以及该第三夹层绝缘薄膜之一第二区域中,且其中,当由该第三夹层绝缘薄膜成垂直之方向视之时,该第一及第二区域彼此重叠。20.一种具有互连结构之半导体装置的设计方法,该互连结构包括:一第一互连层,该第一互连层包括一第一夹层绝缘薄膜及一形成于该第一夹层绝缘薄膜中之第一互连图案,以暴露于该第一夹层绝缘薄膜之一表面,该第一夹层绝缘薄膜及该第一互连图案形成一共用第一平坦化主要表面;一第二互连层,该第二互连层包括一形成于该第一夹层绝缘薄膜上之第二夹层绝缘薄膜及一形成于该第二夹层绝缘薄膜中之第二互连图案,以暴露于该第二夹层绝缘薄膜之一表面,该第二夹层绝缘薄膜及该第二互连图案形成一共用第二平坦化主要表面;以及一第三互连层,该第三互连层包括一形成于该第二夹层绝缘薄膜上之第三夹层绝缘薄膜及一形成于该第三夹层绝缘薄膜中之第三互连图案,以暴露于该第三夹层绝缘薄膜之一表面,该第三夹层绝缘薄膜及该第三互连图案形成一共用第三平坦化主要表面;该第二互连图案以复数个通道插塞被连接至该第一互连图案,该复数个通道插塞穿过该第二夹层绝缘薄膜且形成一第一通道插塞群组,该第三互连图案以复数个通道插塞被连接至该第二互连图案,该复数个通道插塞穿过该第三夹层绝缘薄膜且形成一第二通道插塞群组,该第一通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一第一密度値,其中该密度为形成于该第一通道插塞群组中并包含于一单位区域中之该通道插塞的总面积,对形成于该第一通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该第二通道插塞群组其中包括该复数个通道插塞,该通道插塞之密度采用一小于该第一密度値之第二密度値,其中该密度为形成于该第二通道插塞群组中并包含于一单位区域中之该通道插塞的总面积,对形成于该第二通道插塞群组中并根据设计规则以最大允许数量设置于该单位区域中之该通道插塞的总面积之比率,该设计规则被设定成,该通道插塞在该第一及第二通道插塞群组之任一群组中皆以0.6微米之最小间距被设置,该第二密度値被限制在85%或以下。21.如申请专利范围第20项之方法,其中,该单位区域为一每一边缘尺寸各为50微米之区域。图式简单说明:第1图为一横断面图,显示一相关技艺之半导体积体电路装置的构造;第2A至2C图说明本发明所欲解决之问题;第3图进一步说明本发明所欲解决之问题;第4A至4M图显示根据本发明一第一实施例之半导体装置的制程;第5图显示根据本发明一第一实施例之半导体装置的构造;第6图进一步显示根据本发明该第一实施例之半导体装置的构造;第7A至7C图显示构成本发明基础之实验中所使用的通道插塞阵列;第8A至8C图进一步显示构成本发明基础之实验中所使用的通道插塞阵列;第9图说明本发明所使用之通道插塞密度的定义;第10图说明本发明之该第一实施例的原理;第11图进一步说明本发明之该第一实施例的原理;第12A及12B图进一步说明本发明之该第一实施例的原理;第13A及13B图进一步说明本发明之该第一实施例的原理;第14图进一步说明本发明之该第一实施例的原理;第15图进一步说明本发明之该第一实施例的原理;第16图为一流程图,显示根据本发明该第一实施例之半导体装置的设计流程及制造流程;第17图显示根据本发明一第二实施例之半导体装置的构造;第18图说明本发明之该第二实施例的原理;以及第19A及19B图说明本发明之一第三实施例。 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